EDA状态机实验报告.doc

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1、状态机设计学院：数学与计算机学院专业：姓名：学号：一、实验目的1．通过实验掌握有限状态机的要点和特点及其设计；2．用状态机实现串行序列的设计。二、设计要求1．先设计0111010011011010序列信号发生器；2．再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。三、实验设备PC机，Quartueⅱ软件，实验箱四、实验原理1、序列信号发生器CNT00000001001000110100010101100111ZOUT01110100CNT100

2、01001101010111100110111101111ZOUT11011010复位信号CLRN。当CLRN=0时，使CNT=0000，当CLRN=1时，不影响程序运行，每来一个CLK脉冲CNT加一。2、序列信号检测器状态转移图：S0S2S1S3S4S5101010100五、实验步骤1、信号发生器（1）建立工作库文件夹，输入设计项目VHDL代码，如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYs_machineISPORT(clk,reset,state_inp

3、ut:INSTD_LOGIC;comb_output:OUTSTD_LOGIC);ENDs_machine;ARCHITECTUREbehavOFs_machineISTYPEFSM_STIS(s0,s1,s2,s3);SIGNALcurrent_state,next_state:FSM_ST;BEGINREG:PROCESS(reset,clk)BEGINIFreset='1'THENcurrent_state<=s0;ELSIFCLK'EVENTANDCLK='1'THENcurrent_state<=ne

4、xt_statE;ENDIF;ENDPROCESS;COM:PROCESS(current_state,next_state)BEGINCASEcurrent_stateISWHENs0=>comb_output<='0';IFstate_input='0'THENnext_state<=s0;ELSEnext_state<=s1;ENDIF;WHENs1=>comb_output<='0';IFstate_input='0'THENnext_state<=s0;ELSEnext_state<=s2;ENDIF

5、;WHENs2=>comb_output<='0';IFstate_input='0'THENnext_state<=s0;ELSEnext_state<=s3;ENDIF;WHENs3=>comb_output<='1';IFstate_input='0'THENnext_state<=s0;ELSEnext_state<=s3;ENDIF;ENDcase;ENDPROCESS;ENDbehav;（2）对其进行波形仿真，如下图：3）将其转换成可调用元件如图：2、信号检测器1）建立工作库文件夹，输入设计项目VH

6、DL代码，如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSCHKIS PORT(DIN,CLK,CLR :INSTD_LOGIC;       ss:OUTSTD_LOGIC_VECTORENDSCHK;ARCHITECTUREbehavOFSCHKIS   SIGNALQ:INTEGERRANGE0TO5;   SIGNALD:STD_LOGIC_VECTOR(5DOWNTO0);   BEGIN   D<="11010" ; PROCESS(CLK,CLR)

7、 BEGIN IFCLR='1'THEN   Q<=0; ELSIF CLK'EVENTANDCLK='1'THEN  CASEQIS WHEN0=> IFDIN=D(4)THENQ<=1;ELSEQ<=0;ENDIF; WHEN1=> IFDIN=D(3)THENQ<=2;ELSEQ<=0;ENDIF; WHEN2=> IFDIN=D(2)THENQ<=3;ELSEQ<=2;ENDIF; WHEN3=> IFDIN=D(1)THENQ<=4;ELSEQ<=0;ENDIF; WHEN4=> IFDIN=D(0)

8、THENQ<=5;ELSEQ<=2;ENDIF;  WHENOTHERS=> Q<=0; ENDCASE;   ENDIF; ENDPROCESS; PROCESS(Q)                                 BEGIN     IFQ=5 THEN ss<="1";         ELSE             ss<="0";         ENDI