原理图输入设计方法.ppt

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1、EDA技术实用教程第6章原理图输入设计方法本章以设计示例介绍原理图输入设计方法。元件库：基本逻辑元件库prim：与/或/非、触发器、输入输出等宏功能元件库mf：74系列器件参数可设置兆功能块元件库mega_lpm：ROM/FF等第6章原理图输入设计方法优势：多层次设计、功能和时序仿真、随时更改设计方案、编译和下载在FPGA/CPLD上进行硬件测试验证。6.11位全加器设计向导6.1.1基本设计步骤步骤1：为本项工程设计建立文件夹注意：文件夹名不能用中文，且不可带空格。1.为设计全加器新建一个文件夹作工作库2.

2、文件夹名取为My_prjct。注意：不可用中文！步骤2：输入设计项目和存盘图6-1进入MAX+plusII，建立一个新的设计文件2.使用原理图输入方法设计，必须选择打开原理图编辑器1.新建一个设计文件图6-2元件输入对话框1.在这里用鼠标右键产生此窗，并选择“EnterSymbol”输入一个元件2.用鼠标双击这基本元件库3.基本元件库中的各种逻辑元件4.或在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT图6-3将所需元件全部调入原理图编辑窗图6-4连接好的原理图输出引脚：OUTPUT输入引脚：I

3、NPUT将他们连接成半加器图6-5连接好原理图并存盘1.点击这里2.文件名取为h_adder.gdf注意，要存在自己建立的文件夹中步骤3：将设计项目设置成工程文件(project)1.点击这里2.选择此项，将当前的原理图设计文件设置成工程3.注意此路径指向的改变图6-6将当前设计文件设置成工程文件注意，此路径指向当前的工程！步骤4：选择目标器件并编译（机房可不选目标器件而直接编译）图6-7选择最后实现本项设计的目标器件1.选择这里2.器件系列选择窗，选择ACEX1K系列4.按实验板上的目标器件型号选择，选EP

4、1K100QC208-33.消去这里的勾，以便使所有速度级别的器件都能显示出来图6-8对工程文件进行编译、综合和适配等操作1.选择编译器2.编译窗图6-9消去Quartus适配操作1.选择此项2.消去这里的勾完成编译！步骤5：时序仿真和包装入库(1)建立波形文件。1.选择此项，为仿真测试新建一个文件2.选择波形编辑器文件(2)输入信号节点。从SNF文件中输入设计文件的信号节点1.从SNF文件中输入设计文件的信号节点3.点击“LIST”2.SNF文件中的信号节点列出并选择需要观察的信号节点1.用此键选择左中需要

5、的信号进入右窗2.最后点击“OK”(3)设置波形参量。图6-10在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)消去这里的勾，以便方便设置输入电平(4)设定仿真时间。图6-11设定仿真时间1.选择ENDTIME调整仿真时间区域2.选择60微秒比较合适(5)加上输入信号。图6-12为输入信号设定必要的测试电平或数据(6)波形文件存盘。图6-13保存仿真波形文件用此键改变仿真区域坐标到合适位置。p98点击‘1’，使拖黑的电平为高电平(7)运行仿真器。图6-14运行仿真器选择仿真器运行仿真器

6、(8)观察分析半加器仿真波形。图6-15半加器h_adder.gdf的仿真波形(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.图6-16打开延时时序分析窗选择时序分析器输入输出时间延迟(10)包装元件入库。选择菜单“File”/“Open”→出来“Open”对话框→选择“GraphicEditorFiles”→选择h_adder.gdf，打开半加器设计文件→再选择“File”/“CreateDefaultSymbol”→将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路

7、径指定的目录中以备后用(.sym)。引脚对应情况实验板位置半加器信号目标器件EP1K100QC208-3引脚号1、键1：a942、键2b953、数码管1_aco1424、数码管2_aso158步骤6：引脚锁定步骤6：引脚锁定（机房可省略）选择引脚锁定选项引脚窗此处输入信号名此处输入引脚名按键“ADD”即可注意引脚属性错误引脚名将无正确属性！再编译一次，将引脚信息进去选择编程器，准备将设计好的半加器文件下载到目器件中去编程窗步骤7：编程下载（实验室用厂家配送的下载软件CPLD）(1)下载方式设定。图6-18设置

8、编程下载方式在编程窗打开的情况下选择下载方式设置选择此项下载方式步骤7：编程下载(1)下载方式设定。图4-18设置编程下载方式(2)下载。图6-19向EF1K100下载配置文件下载（配置）成功！步骤8：设计顶层文件(1)仿照前面的“步骤2”，打开一个新的原理图编辑窗口图6-20在顶层编辑窗中调出已设计好的半加器元件(2)完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。(3)将当