fpga 原理图输入设计方法与混合输入设计方法

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1、实验二：原理图输入设计方法与混合输入设计方法一、实验目的1、熟悉QuartusII软件的使用，学习QuartusⅡ的原理图输入设计方法与混合输入设计方法；2、通过1位全加器的设计与仿真过程进行训练。二、实验内容及步骤1、原理图输入设计A、先设计半加器：按照实验一的步骤新建工程"file"ewprojectwizard",设置保存路径，以及顶层设计名“EXAND”OK;新建原理图编辑文件，“file”"new""blockdiagram/schematicfile""OK".。在原理图编辑窗口中绘制半加器原理图（点“"sym

2、poltool,找到相应元件添加，连线，更改相应输入与输出端口名，保存为"exand1"），绘制的原理图如图示，截图保存（"file""export"）；要使在全加器的顶层设计中能够调用半加器，必须将半加器设置成可调用的元件，即编译半加器原理图，直至"0error",后，执行"file""create/update""createsympolfilesforcurrentfile",即可在工程项目保存目录下生成可条用的原理图，调用时在原理图编辑窗口的空白处双击鼠标左键调用此前创建的半加器元件符号，或者点击SymbolTool按钮

3、，在弹出的对话框“project”文件中进行选择。生成的半加器元件符号如图所示：半加器元件符号B、调用半加器，设计全加器原理图文件：与设计半加器原理图文件相似，调用半加器元件符号，绘制的全加器原理图如图示。保存名为“EXAND”.2.编译原理图文件,并进行仿真实验：执行"processing""startcompilation",若出现错误，则根据message的提示修改程序，继续编译，直至"inf0：QuartueIIFullcompilationwassuccessful.0error".编译完成后，仿真。即执行"file""

4、new"弹出对话框，后执行"verificationdebuggingfile""vectorwaveformfile"ok,，弹出波形图编辑窗口，执行"view""utilitywindows""nodefinder""list"，将“ain”“bin”“cin”“count”“sum”五个管脚加入波形仿真编辑框中，在波形图编辑窗口，针对不同的时段，对ABCD的输入状态进行设置，即对它们的周期、前置以及占空比进行分别设置，保存波形图名为“EXAND”。仿真，执行"processing""startsimulation"

5、,生成仿真波形图文件，如图所示，保存。2、VHDL语言与原理图混合输入设计方法A、用VHDL语言设计替代第一步中的半加器原理图设计:新建VHDL文件，执行"FILE""NEW"弹出对话框，找出“designfile”"VHDLFile""OK"，在新建的vhdl程序编辑框里面输入程序，并保存“exand”。编译源程序。将其设置成可调用的元件符号，即执行"file""create/update""createsympolfilesforcurrentfile"，与原理图设计方法一样。而全加器的设计则通过调用半加器元件符号的原理

6、图方式实现，这样就实现了VHDL语言与原理图混合输入的设计方法，该部分工作及其后续的编译仿真与第一步中的对应部分相同。不重复。三、实验结果1、设计半加器原理图时，保存文件为底层设计文件，所以文件名需要与顶层设计名不一致，而在保存全加器时，需要文件名与顶层设计名一致。否则打开波形图编辑器时出现的将是半加器引脚，且仿真不成功。2、设计原理图文件时，连线要注意引脚相连，若原理图中有“”时，表示未连接上，需要重新连线，否则编译不成功；且编译不成功时不可以生成可调用文件，否则后续调用时全加器编译会出现问题。3、波形图文件保存名也应该为“EXAN

7、D”，否则编译失真。四、半加器VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYEXANDISPORT(A,B:INSTD_LOGIC;S,CO:OUTSTD_LOGIC);ENDEXAND;ARCHITECTUREexand1OFEXANDISSIGNALC,D:STD_LOGIC;BEGINC<=AORB;D<=ANANDB;CO<=NOTD;S<=CANDD;ENDexand1;