微机原理教案3.pdf

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1、第三章存储器难点和重点1．静态RAM芯片组的连接当用SRAM芯片组成芯片组，进而和CPU相连时，首先要搞清楚RAM总容量和单片容量的关系；然后，应区分片内地址线和片选地址线，最后，将片内地址线、数据线与系统总线相应地一一相连，并将片选地址线经译码后与片选信号相连。其步骤举例说明如下：（l）已知单片容量为N1×m1(N1个字，每字m1位），要求总容量为N×m(N个字，每字m位），则一个芯片组的容量为N1×m，共需m/m1个单片，要达到N×m的总容量，共需N/N1个芯Nm片组，即×个RAM芯片。Nm11（2）由于单片容量为N1×m1

2、，芯片组容量为N1×m，则片内地址线为log2N1=P1根，数据线为m根（8位或16位）。将它们分别与系统总线中的A0~AP1一1及D0~Dm一1；相连。同时，将读/写控制信号R/W（或WE）与系统总线的RD（或WR）相连。(3)由于总容量为N×m，则片选地址线为log2N一log2N1=（P一P1）根，应为系统总线的AP1一AP-1，将这（P一P1）根片选地址线译码后分别与各芯片组的片选端相连。如用2114芯片组成4096x8存储容量，则分析步骤如下：①2114芯片容量为1K×4，总容量为4K×8，即N1=IK,m1=4、N=

3、4K、m=8，故一个芯片组的容量为1K×8，需2个2114。N4K4K×8总容量共需==4个芯片组，即需N1K1Nm×=4×2=8个2114芯片。Nm11②片内（既组内）地址线为P1=log2N1=log21024=10。芯片组数据线为8根，它们分别与系统总线的A0~A9及D0~D7相连。此外，WE与系统总线的WR相连。③片选地址线为（P一Pl=log24096一log21024)2根，应为系统总线的A10、A11。A10、A11经译码产生4个译码信号分别与4个芯片组的CS端相连。2．动态存储器的连接与再生微机系统中对DRAM进

4、行再生操作时，不管系统中有多少1个DAM芯片，每次均对所有芯片的同一行再生。因而，单片DRAM有多少行，就分多少次进行再生。若题中只给出单片容量，没有给出行列数，则按行数等于列数考虑。如对如下DRAM芯片组进行再生时。再生次数分析情况为1）由4K×1DRAM芯片组成16K×8位存储器由于单片容量为4K×l，可看成64行、64列，故需64次就可再生完毕。再生计数器由6位触发器组成。2）由4K×1DRAM芯片组成64K×8位存储器由于单片容量也为4K×l，故分析情况同1）。3）由16K×1DRAM芯片组成64K×8位存储器由于单片容

5、量为16K×1，可看成128行、128列，故需，128次就可再生完毕。再生计数器由7位触发器组成。3．8086的存储器编址及寻址8086有16根数据线，而对存储器的编址却是按字节编址的，因此它将一个1M字节存储体分为两个库，每个库的容量都是512K字节．其中所有奇地址单元都和数据总线D15~D8相连，构成高位字节库或奇地址库，并用BHE信号低电平作为此库的选择信号，另一个库和数据总线D7~D0相连接，由偶地址单元组成，称为低位字节库或偶地址库，利用地址线A0=0（低电平）作为此库的选择信号。BHE=0表示选中高字节库，A0=0则

6、表示选中低字节库，因此是进行一个字操作，而且是一个偶地址的字（A0=0)，即对于一个规则字而言操作一次只需一个总线周期；而对一个非规则字就需要两个总线周期才能完成。在第一个总线周期中，CPU存数时将这个字的低位字节送到奇地址库中，而在取数时将这个数的低位字节从奇地址库中读出(A0=1,BHE=0)，然后再将存储器地址加1，使A0=0，选中偶地址库。在第二个总线周期，CPU存数时，将高位字节存入低位库内存单元中，或在取数时从低位库取出高位字节数据。8086CPU会自动完成对非规则字的存取操作，只是多用一个总线周期，所以为了提高程序

7、运行速度尽量使用规则字。如CPU执行已在指令队列中的INC[BX]（BX=3451H）指令时，就需要四个总线周期（取数和写数各两个总线周期），而若BX为偶数，同样是进行字加1的操作，却只孺要两个总线周期。对于8088CPU而言，所有的字都需要两个总线周期。3.1存储器的概述23.1.1存储器的分类一、存储器的分类按物理介质的不同，存储器的分类可归纳1．激光存储器器2．磁存储器(软磁盘存储器、硬磁盘存储器)3．半导体存储器4．纸存储器存储器的分级按与CPU的关系存储器可分为5级：（1）CPU内部的通用寄存器，具有最高的工作速度。（

8、2）高速缓冲存储器，用于高性能微机系统中，存放访问最2频繁的程序和数据。采用ECL、IL等工艺，容量为数十K~数百K字节，存取时间在100ns以下。（3）主存储器，也称内存储器或短期存储器，是CPU能直接访问的存储器。16位微机的内存容量多为几百长到数M字节，存