数字电路、IC基础、数字电路、微机、信号与系统、嵌.doc

《数字电路、IC基础、数字电路、微机、信号与系统、嵌.doc》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是齐时钟之间没有固定的因果关系。3、什么是”线与”逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，耍用oc门来实现,由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是Setup和Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、

2、解setuptime和holdtime的定义和在时钟信号延迟时的变化。（未知）7、解释setup和holdtimeviolation,画图说明，并说明解决办法。（威盛VIA2003.11.06上海笔试试题）Setup/holdtime是测试芯片对输入信号和时钟信号Z间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数拥稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime•如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有

3、在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到來以后，数据稳定不变的时间。如果holdtime不够，数拯同样不能被打入触发器。建立吋间（SetupTime）和保持时间（Holdtime）。建立吋间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分

4、别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）常用逻辑电平:12V,5V,3.3V；TTL

5、和CMOS不可以直接互连，由于TTL是在0.3-3.6VZ间，而CMOS则是有在18V的有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输岀端口加一上拉电阻接到5V或者12Vo11、如何解决亚稳态。（飞利浦一大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿

6、信号通道上的各个触发器级联式传播下去。12、IC设计屮同步复位与异步复位的区别。（南山Z桥）13、MOORE与MEELEY状态机的特征。（南山Z桥）14、多时域设计中，如何处理信号跨时域。（南山Z桥）15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦—大唐笔试）Delay

7、满足什么条件。（华为）17、给岀某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA2003.11.06上海笔试试题）18、说说静态、动态时序模拟的优缺点。（威盛VIA2003.11.06上海笔试试题）19、一个四级的Mux,其中第二级信号为关键信号如何改善timingo（威盛VIA2003.11.06上海笔试试题）20、给出一个门级的图，乂给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关

8、键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有儿种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达使。（威盛VIA2003.11.06上海笔试试题）23、化简F（A,B,G,D）=m（1,3,4,5,10,11,12,13,14,15）的和。（威盛）24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellpr