一种基于时间容错同步机制研究

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1、一种基于时间容错同步机制研究　　摘要：表决逻辑结构在多通道余度系统的研究和应用中起着核心作用，针对该问题，设计了一个具有动态同步表决控制的逻辑结构，该逻辑结构用来控制表决时间并监测表决数据。理论分析和实验表明，该表决算法在最大限度保证表决正确性的前提下，其表决控制逻辑结构还可以大幅度地提高多通道系统的可靠性。关键词：多通道；余度系统；表决；控制算法；可靠性分析中图法分类号：TP393文献标识码：A文章编号：2095-1302（2014）03-0076-030引言多通道交叉余度模型虽然通过硬件冗余技术提高了系统的可靠性，但协调工作的基础性前提是各个单元之间的同步。

2、同步是整个余度管理系统的核心，它保证了各冗余单元间保持步调一致地工作，是表决、故障屏蔽、故障隔离和重构的基础。当前关于同步的研究在分布计算、传感器网络以及媒体控制等领域各自展开。其中任务同步机制内容包括：共享内存、数据简单的共享、信号量、基本的互斥和同步、消息队列和管道，同一CPU内多任务间消息传递；Sockets和远程调用，任务间透明的网络通信等。101通道模型一个实际的余度系统包含多个交叉传输数据的连接。其构成如图1所示。图1多交叉通道模型图图1中，S为输入任务序列，M为对应通道上的处理模块，l为经过多通道表决后的处理输出。多通道交叉余度模型在串联通道的基础

3、上，将处理单元按阶段进行并联，然后再由并联系统构成串联结构，最终构成了负载的并/串结构。在每个并联输出时，设立表决面，进一步在处理上隔离了因为通道单元的故障而导致的错误向串联系统的下一级传递。在并联的每个阶段，设φ（zi）和zi=（zi，1，zi，2，…，zi，m）分别表示系统和其m个阶段单元的状态，它们是二值变量，当，φ（zi）=1时表示该阶段单元正常工作，有正确的输出，φ（zi）=0时表示阶段单元故障。在该阶段，多个单元之间构成k/n系统，存在φ（zi）=max{zi，1，zi，2，…，zi，m}，如有zi，1，zi，2，…，zi，m≥k，则φ（zi）=1，

4、否则，φ（zi）=0。而在串联的n个阶段之间，构成串联系统，则有1/n属性，其状态φ（z）=min{φ（z1），φ（z2），…，φ（zn）}。2表决结构具有动态同步的表决控制逻辑结构如图2所示。图2动态同步表决控制逻辑10动态同步表决控制逻辑中，数据检测从开始，周期性地从每个处理单元的数据寄存器Ri，j中读取数据，与特征码比较，来判定数据是否准备好。在判定中，表决控制逻辑不读取对应模块中因永久故障而被隔离的单元，对所有正常工作的单元进行读取。当数据全部就绪时，就进行表决，为下一模块输入表决数据。表决时间表维护一个本逻辑应当进行表决的最后时间期限，当时间期限到而数

5、据检测仍未全部就绪，则按照当前采集到的数据进行表决。而对未就绪的单元可能发生的故障或产生的失步，由检测系统进行判定处理。表决逻辑执行表决策略，为下一级模块输入数据。3表决控制算法当检测过程被启动后，检测逻辑可采用轮询端口或中断等方式（按照硬件的设计和实现而定），获取每个非永久故障单元数据就绪信息。当所有数据就绪，则进入表决，并将结果输出到下一个模块的输入端口。有两个因素导致表决的发生：一是数据就绪；二是表决时间到。如果表决时间到达最后期限，而对应模块中仍有单元数据未就绪，则使用就绪数据进行表决。其未就绪单元进行检测判定，按照故障判定规则处理。表决的最后期限按照后

6、面可能的冗余时间为。10设模块所包含的m个单元的端口依次为port1，port2，…，portm，建立一个长度为m的数组fixed[m]，记录对应单元是否为永久故障，当对应位为0表示良好，为1表示持久故障；数组Data_ready[m]存放读取数据，并作为表决的参数；Data_readed[m]为已经读取的标志，用num_ready对就绪数据个数进行计数；num_right表示当前完好的单元个数。当前时间用currently_clock表示，Di是按照静态分配规划的表决时间，deadline为最后表决时间期限，Sign_empty为空标志特征码。Test_and

7、_vote；//测试、表决算法过程{num_right=0num_ready=0；deadline=；Fori=1tomdo{num_right=num_right+fixed[i]；num_right=m-num_right；Data_readed[i]=0}//当前良好的单元数Fori=1tomdo{If（fixed[i]=0andData_readed[i]=0）thenData_ready[i]：=input（porti）；IfData_ready[i]≠Sign_emptythen{//数据就绪num_ready=num_ready+1；Data_re

8、aded[i]=1//设