分频器设计内容.ppt

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1、一、实验项目二、实验目的三、实验器材四、实验原理五、实验步骤六、问题与解决七、实验总结实验项目：利用QuatusII仿真实现分频器设计实验目的：熟悉教学实验板的使用，初步了解掌握VerilogHDL语言和VHDL语言。熟悉分频器的功用，学习分频器的设计、掌握用VerilogHDL或者VHDL语言描述分频器的方法。熟悉和掌握FPGA开发软件QuatusII的基本操作，用QuatusII编译Verilog和VHDL语言。掌握USB－BLASTER下载工具的安装、以及程序下载方法。学会FPGAI/O引脚分配和实现过程。实验仪器：计算机、USB－BLASTER下

2、载线、数字系统实验箱、5V稳压电源。实验原理：一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时，由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。(1)偶数

3、分频（2N）偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。(2)奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/(2N+1)）。得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。原理图如

4、下：用QuartusII得到的占空比为50%的9分频时钟输出信号outclk如下：(3)半整数分频（N-0.5）基本设计思想为：首先进行模N的计数，计数到N-1时输出时钟翻转；而且在计数返回到0时，输出时钟再次翻转。所以，只要使计数值N-1保持半个时钟周期，即可实现N-0.5分频时钟。那么如何保持半个时钟周期呢？因为计数器是上升沿触发计数，如果在计数值=N-1时把计数器的触发时钟翻转，则时钟的下降沿就变成了上升沿。即计数值=N-1时，时钟马上翻转，则计数值保持半个时钟周期后，会遇到上升沿而使计数值归0.然后计数器以翻转了的时钟继续计数，在产生N-0.5个

5、分频周期后，时钟再次翻转。半整数分频器原理图如下：用QuartusII实现的2.5分频时序图如下：由通用分频器电路组成图可以看到，半整数分频器是由整数分频器加上二分频和异或门而构成的。实验步骤：将自己完成设计的实验过程分为几步，简单说明每一步的作用或结果。在WINDOWS界面双击QuatusII图标，进入QuatusII开发环境；选择“File=>NewProjectWizard”或CreateaNewProject，在弹出的窗口中输入项目的名称和存储位置。单击Files菜单下的New，选择DesignFiles下的VHDLFile后单击OK就能创建一个

6、后缀名为.vhd的文本文件。另外，如果已经有文本存在，可以在Files菜单里面的Open来选择你的文件。单击OK后，在QuartusII窗口的右方看到该文件，写入代码后选择“File=>Save”，将文件保存在与项目文件同样的位置即可。选择“Processing=》StartCompilation”或通过点击快捷菜单按钮开始编译，编译通过后可以查看生成的Report。编译结束后，会出现如下图所示的对话框，对话框会显示编译的错误和警告的情况在QuatusII平台上进行波形仿真。单击Files菜单下的New，选择Verification/DebuggingF

7、iles下的VectorWaveformFile绘制相应的输入波形文件，然后单击“OK”确定。在出现波形文件编辑器里，设置仿真时间，编辑波形。选择“processing-》generate functional simulation netlist”,弹出保存对话框，将波形文件（*vwf）保存至工程目录下。选择“processing=》Start simulation”，生成波形。单击“assignment=》pins”设置引脚单击Processing下面的Compilertool编译程序；单击Tools下面的Programmer，选择USB－BLAST

8、ER下载工具，将后缀为.sof的文件下载到FPGA芯片中，仔细观察实验板上的现象