DDR工作流程简介.ppt

《DDR工作流程简介.ppt》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。

1、DDR3详解DDR3（double-data-ratethreesynchronousdynamicrandomaccessmemory）即第三代双倍数据率同步动态随机存取存储器。是应用在计算机及电子产品领域的一种高带宽并行数据总线。DDR3在DDR2的基础上继承发展而来，其数据传输速度为DDR2的两倍。内存相关工作流程与参数了解DDR3，首先从认识内存相关工作流程与参数开始，这样会比较容易理解一些参数在其中所起到的作用。这部分的讲述运用DDR3的简化时序图。DDR3的内部是一个存储阵列，将数据填进去，你可以把它想象成一张表格。和表

2、格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）就是逻辑Bank（LogicalBank，下面简称Bank）。DDR3内部Bank示意图，这是一个NXN的阵列，B代表Bank地址编号，C代表列地址编号，R代表行地址编号。如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置目前DDR3系统而言，还存在物理Bank的概念，这是对内存子系统的一个相关术语，并不针对内存芯片。内存为了保

3、证CPU正常工作，必须一次传输完CPU在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit(位)。控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽，这个位宽就称为物理Bank（PhysicalBank，有的资料称之为Rank）的位宽。目前这个位宽基本为64bit。在实际工作中，Bank地址与相应的行地址是同时发出的，此时这个命令称之为“行激活”（RowActive）。在此之后，将发送列地址寻址命令与具体的操作命令（是读还是写），这两个命令

4、也是同时发出的，所以一般都会以“读/写命令”来表示列寻址。根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD，即RAStoCASDelay（RAS至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲），我们可以理解为行选通周期。tRCD是DDR的一个重要时序参数，广义的tRCD以时钟周期（tCK，ClockTime）数为单位，比如tRCD=3，就代表延迟周期为三个时钟周期。接下来，相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到真正出现在内存芯片的I/O接口之间还需要一定的时间（数据触发本身

5、就有延迟，而且还需要进行信号放大），这段时间就是非常著名的CL（CASLatency，列地址脉冲选通潜伏期）。CL的数值与tRCD一样，以时钟周期数表示。不过CL只是针对读取操作。BL=4目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个CacheLine（即CPU内Cache的存储单位）的容量为准，一般为64字节。而现有的Rank位宽为8字节（64bit），那么就要一次连续传输8次，这就涉及到我们也经常能遇到的突发传输的概念。突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长

6、度（BurstLengths，简称BL）。谈到了突发长度时。如果BL=4，那么也就是说一次就传送4×64bit的数据。但是，如果其中的第二笔数据是不需要的，怎么办？还都传输吗？为了屏蔽不需要的数据，人们采用了数据掩码（DataI/OMask，简称DQM）技术。通过DQM，内存可以控制I/O端口取消哪些输出或输入的数据。这里需要强调的是，在读取时，被屏蔽的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏蔽。数据选通脉冲DQSDQS是DDR中的重要功能，主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。DQ

7、S是双向信号，在写入时用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。可以说，它就是数据的同步信号。在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为Tac。实际上，DQS生成时，芯片内部的预取已经完毕了，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。DQS是了保证接收方的选择数据，DQS在读取时与数据同步传输。但由于芯片有预取的操作，所以输出时

8、的同步很难控制，只能限制在一定的时间范围内，数据在各I/O端口的出现时间可能有快有慢，会与DQS有一定的间隔，这也就是要有一个tAC规定的原因。而在接收方，一切必须保证同步接收，不能有tAC之类的偏差。这样在写入时，芯片不再自己生成D