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1、南通大学电子信息学院实验报告册实验课程名称：Verilog程序设计班级：集091姓名：杨龙龙学号：09110020722011——2012学年第二学期verilog实验报告一3/8译码器1、实验相关知识简述3/8译码器真值表（使能端高电平有效，且输出高电平有效）inout00000000001001000000100100000010001100001000100000100001010010000011001000000111100000002、实验目的及实验器材实验目的：（1）熟练使用EDA软件（QuartusII
2、、ModelSim）；（2）掌握用VerilogHDL实现组合逻辑电路和时序逻辑电路的方法。实验器材：微机一台，quartus软件一套3、源程序：moduleaa(in,out);input[2:0]in;output[7:0]out;reg[7:0]out;always@(in)case(in)3'b000:out=8'b00000001;3'b001:out=8'b00000010;3'b010:out=8'b00000100;3'b011:out=8'b00001000;3'b100:out=8'b0001000
3、0;3'b101:out=8'b00100000;3'b110:out=8'b01000000;3'b111:out=8'b10000000;default:out=8'bzz;endcaseendmodule4、综合电路图：5、仿真波形图6、总结分析用时序仿真时会因器件选择的不同而产生波形的延时，换取功能仿真则不会。二8位数据选择器1、实验相关知识简述数据选择器表达式：Y=∑SiAi(其中S为数据编码，A为数据选项)真值表：（使能端有效时）S2s1s0Out000a[0]001a[1]010a[2]011a[3]10
4、0a[4]101a[5]110a[6]111a[7]2实验目的及器材实验目的：掌握在QuartusⅡ开发环境下，运用Verilog硬件描述语言输入法对8选1多路选择器进行编译、调试和仿真的方法。要求根据使能端en[1:0]的不同组合，从8个输入a、b、c、d、e、f、g、h中选择1个输出，输出out的位宽为1位。并分别采用case语句和if-else语句设计8选1多路选择器。实验器材：微机一台，quartus软件一套3、源程序：Case语句：modulebb(en,a,b,c,d,e,f,g,h,out);input[
5、2:0]en;inputa,b,c,d,e,f,g,h;outputout;regout;always@(*)case(en)3'b000:out=a;3'b001:out=b;3'b010:out=c;3'b011:out=d;3'b100:out=e;3'b101:out=f;3'b110:out=g;3'b111:out=h;default:out=1'bz;endcaseendmoduleif……else……语句：modulebbb(en,a,b,c,d,e,f,g,h,out);input[2:0]en;in
6、puta,b,c,d,e,f,g,h;outputout;regout;always@(*)if(en==3'b000)out=a;elseif(en==3'b001)out=b;elseif(en==3'b010)out=c;elseif(en==3'b011)out=d;elseif(en==3'b100)out=e;elseif(en==3'b101)out=f;elseif(en==3'b110)out=g;elseif(en==3'b111)out=h;endmodule4、综合电路图Case语句：If……e
7、lse语句：5仿真波形图Case语句：If……else语句：6、总结分析1.在为编码器加入使能端en（高电平有效）后在en==0时输出应该为高阻这样才能保证在电路图中en端有效2.无论是case还是ifelse语句都要设定当输入为00000000这种极端时的输出3.比较case与ifelse语句所作综合出的电路的不同：ifelse所综合的电路直接由非门选择直接构成，case所综合的电路图有译码器所构成。三、挂在总线上的寄存器1、实验相关知识简述：三态总线：D触发器：表达式：Qn+1=Qn;2、实验目的及器材实验目的：掌
8、握总线与总线操作的工作原理，以及运用VerilogHDL进行设计、编译、调试和仿真的方法。要求设计一个挂在总线上的32位数据寄存器，片选信号ce（高电平有效），读信号rd（高电平有效），写we信号（高电平有效）。实验器材：微机一台，quartus软件一套3、源程序modulecc(ce,rd,we,datebus,clk);ino
