Verilog程序设计-四位全加器.doc

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1、EDA课程Verilog程序设计-四位全加器moduleadder_4bit(s,co,a,b,ci);//4位全加器//output[3:0]s;outputco;input[3:0]a,b;inputci;f_adderf0(a[0],b[0],ci,s[0],ci1);f_adderf1(a[1],b[1],ci1,s[1],ci2);f_adderf2(a[2],b[2],ci2,s[2],ci3);f_adderf3(a[3],b[3],ci3,s[3],co);endmodulemodulef_adder(ain,bin,cin,su

2、m,cout);//1位全加器//outputsum,cout;inputain,bin,cin;wired,e,f;h_adder(ain,bin,e,d);h_adder(e,cin,sum,f);or(cout,d,f);endmodulemoduleh_adder(a,b,so,co);//半加器//inputa,b;outputso,co;assignso=a^b;assignco=a&b;endmodule