《EDA技术与应用》期末试卷.doc

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1、EDA試卷答案一、单项选择题1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。P14A.功能仿真B.时序仿真C.逻辑综合D.配置3.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。P25A.软IPB.固IPC.硬IPD.全对4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。P15A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B.综合就是将电路的高级语言转化

2、成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。P42A.可编程乘积项逻辑B.查找表（LUT）C.输入缓冲D.输出缓冲6.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。P274A.器件外部特性B.器件的内部功能C.器件外部特性与内

3、部功能D.器件的综合约束7.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。P238A.流水线设计B.资源共享C.逻辑优化D.串行化8.进程中的信号赋值语句，其信号更新是___B____。P134A.立即完成B.在进程的最后完成C.按顺序完成D.都不对9.不完整的IF语句，其综合结果可实现__A__。P14710A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路10.状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A.一位

4、热码编码B.顺序编码C.状态位直接输出型编码D.格雷码编码二、VHDL程序填空1.下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFCNT10ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFC

5、LK'EVENTANDCLK='1'THEN--边沿检测IFQ1>10THENQ1<=(OTHERS=>'0');--置零ELSEQ1<=Q1+1;--加1ENDIF;ENDIF;ENDPROCESS;Q<=Q1;ENDbhv;2.下面是一个多路选择器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbmuxISPORT(sel:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDbmux;ARCHITECTUREb

6、hvOFbmuxISBEGINy<=Awhensel='1'ELSEB;ENDbhv;三、VHDL程序改错10仔细阅读下列程序，回答问题LIBRARYIEEE;--1USEIEEE.STD_LOGIC_1164.ALL;--2ENTITYLED7SEGIS--3PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);--4CLK:INSTD_LOGIC;--5LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6ENDLED7SEG;--7ARCHITECTUREoneOFLED7SEGIS--8SIGNALTMP:STD_LOGIC;--9BEGI

7、N--10SYNC:PROCESS(CLK,A)--11BEGIN--12IFCLK'EVENTANDCLK='1'THEN--13TMP<=A;--14ENDIF;--15ENDPROCESS;--16OUTLED:PROCESS(TMP)--17BEGIN--18CASETMPIS--19WHEN"0000"=>LED7S<="0111111";--20WHEN"0001"=>LED7S<="000011