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《EDA技术实用教程-Verilog-第六讲-数字系统设计.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、VerilogHDL数字系统设计武斌系统功能和技术指标模块功能和技术指标算法验证、功能仿真构成系统框图、确定功能块各功能块的算法验证和仿真模块电路设计、逻辑设计、程序设计数字系统设计验证、完成数字设计的层次1、行为功能实现2、控制与信号传输的实现3、算法的实现交通灯控制、表决器、显示扫描器、电梯控制、数字钟表、普通频率计、等纯逻辑行为实现如：信号发生器、PWM、FSK/PSK、A/D采样控制器、数字频率合成、数字PLL、FIFO、RS232或PS/2通信、逻辑分析仪、存储示波器、虚拟仪表、图像采样处理和显示、如：离散FFT变换、数字滤波器
2、、浮点乘法器、高速宽位加法器、编码译码和压缩、编码/解码、加密/解密电路4、复杂数字系统嵌入式微处理机系统、数字信号处理系统、通信协议电路、制解调器、以太网交换机、数字系统的基本组成SOC：SystemOnaChip外设其他部件关键：IPcore的设计，IT行业的核心是IC，IC的核心是IP设计。SOC是当前IC设计发展的主流，开发和应用SOC也是当前IT产业发展的需要。芯片cpu内存接口其他控制及运算单元实例模块名调用名(.实例端口（外接端口).<>(<>),……..));//名称对应库元件名调用名(外接端口1，外接端口2，……..);
3、//位置对应实例调用实例调用例include“adder.v”modulemyadd（in1,in2,out,);input[n:1]a,b;output[n:0]c;……..adderadder1//实例名，调用名(.a(in1),.b(in2),.c(out));//端口连接endmodulemoduleadder(a,b,c);input[n:1]a,b;output[n:0]cassignc=a+b;endmodulemyaddAdderoutin2in1abc实例调用实现多模块互联topaaabbboutIn2bin1amodu
4、letop(in1,in2,out);input[n:1]in1,in2;Wire[n:1]link1,link2;aaaa1(.a(in1),.b(in2),.c(link1),.d(link2));bbbb1(.x(link1),.y(link2),.z(out));endmodulemoduleaaa(a,b,c,d);input[n:1]a,b;output[n:1]c,d;//(c=a+b,d=a-b)modulebbb(x,y,z);input[n:1]x,y;output[2n:1]z;//(z=x*y)clink1xdli
5、nk2yz总线描述当一条总线上有多设备连接时，同一时间内只有一对设备通信，其他设备退出总线（高阻）。外设通常需要总线控制：assigndata=(en)?bus:8’hzz;CPU外设1外设2………bus双向数据端口建模1位双向端口：用inout声明双向端口：inouta,b;inputen_a_b,;assignbus_b=en_a_b?a:’bz;assignbus_a=!en_a_b?b:’bz;T1abenaT2T1ben_a_b!en_a_b1位三态门：tria;assigna=(en):b?1’bz;双向总线互联Master:
6、assignbus=(!rd)?dataA:8’hzz;always@（bus）Qa=bus;Slave:assignbus=(!rd)?8’hzz:dataBalways@（bus）Qb=bus;MASTERSLAVE数据总线busREG!rdwrREGdataAdataBrdQaQb模块互联教学实例三态门双向端口单模块调用多模块互联带双向端口模块互联RAM的乒乓操作assigndataA=(sel)?bus:8’h00;assigndataB=(!sel)?bus:8’h00;assigndata_out=(sel)?dataA:da
7、taB;RAM1RAM2busdataoutdataAdataB处理sel资源优化资源优化—串行化用资源优化的设计实现y=a0×b0+a1×b1+c2×b2+a3×b3流水线(pipeline)把一个复杂大延时运算分解成若干级（m级）简单的小延时运算，以增加数据处理速度和吞吐量。为此需要采用时序控制并储存中间结果。REG1REG2REG3运算3运算2运算1TrTp复杂运算流水线工作流程步骤1步骤2步骤3步骤4data1data2data1data3data2data1data4data3data2data3data1data4data3d
8、ata2data4data4clk1234567首次延迟时间:Td=m×(Td+Tr)>m×Td每次数据延迟:Td=Tp+Tr流水线实现8位加法input[7:0]a,b;output[7:0
