浙江大学ARM课件7.ppt

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1、ARM7TDMI总线接口ARM7TDMI外部接口存储器接口中断调试接口协处理器接口ARM7TDMI接口信号MCLKnWAITA[31:0]D[31:0]nMREQ,SEQnRWLOCKABEDBEnTRANSABORTClocksandClockControlMemoryManagementMemoryInterfaceDataandAddressBusControlMemoryAccessControlnM[4:0]MAS[1:0]BL[3:0]APE,ALETBEECLKTBITBUSENnENI

2、NBIGENDARM7TDMInENOUT时钟与时钟控制MCLK–输入处理器工作的时钟。静态设计的ARM通过延长时钟周期来访问慢速的设备。nWAIT–输入在ARM内部与MCLK相与。必须在MCLK为低的相位阶段改变。容许该信号从一个周期扩展到另一个周期，延长总线访问周期。ECLK–输出核心逻辑的时钟的输出。在正常和调试状态下反映内部时钟。ph1&ph2–内部信号双相位非覆盖的内部时钟。处理器内部工作周期。MCLKnWAIT时钟控制-nWAIT控制Phase1Phase2Phase2Phase1ph2I

3、nternalClockECLKph1InternalClock时钟控制–扩展MCLKMCLKnWAITPhase1Phase2Phase2Phase1ph2InternalClockECLKph1InternalClock数据总线32位双或单向数据总线BUSEN=0配置双向数据总线。BUSEN=1配置单向数据总线。字节、半字及字访问.读取数据必须有效且稳定到相位2结束。写入数据在相位1改变，保持稳定贯穿相位2。nENOUT–输出(和nENIN–输入):数据总线控制如果采用片外双向数据总线的话，可以用

4、来控制数据总线的方向。数据总线配置(1)DIN[31:0]DOUT[31:0]32D[31:0]32ARM7TDMMacrocellEmbeddedICEmacrocellGDoutlatEnbMDen数据总线配置(2)MCLKDIN[31:0]DOUT[31:0]D[31:0]READWRITEREADDIN1DIN1DOUTDIN2DIN2DOUT地址总线32位(4G字节)寻址能力。默认时序在前一周期的相位2阶段变为有效，保持稳定贯穿当前周期的相位1阶段。流水线地址。地址时序可以通过APE（或AL

5、E）移位。为获得较好的系统性能，建议使用默认时序。地址可以锁存到存储器系统中。地址总线控制APE和ALE–输入ARM建议两个信号都为高，以便有最长的时间进行地址译码。任何一个信号都可以连接到在数据访问期间需要稳定地址的设备。APE:地址流水线使能APE=1–地址是流水线的(在后续的相位2提供).APE=0–重新定时地址改变的时序，从MCLK的下降沿开始。控制对A[31：0]的透明锁存。ALE:地址锁存使能控制对A[31：0]的透明锁存。仅用于已有的系统设计，因为它比APE更复杂。流水线地址时序(推荐设

6、置)ALE和APE均为高MCLKA[31:0]ALEAPEPhase2Phase1AddressD[31:0](in)DxAPE对地址时序的作用MCLKA[31:0]ALEAPEPhase2Phase1AddressD[31:0](in)Dx总线三态控制(1)ABE–输入:地址总线使能当ABE为低时，下面的信号处于高阻状态：A[31:0],nRW,LOCK,MAS[1:0],nOPC,andnTRANSDBE–输入:数据总线使能当DBE为低时，D[31:0]处于高阻状态。TBE–输入:测试总线使能当T

7、BE为低时，下面的信号处于高阻状态：D[31:0],A[31:0],nRW,LOCK,MAS[1:0],nOPC,andnTRANS在ABE和DBE都为低时，情况一样。总线三态控制(2)ABEDBED[31:0](out)A[31:0]TBE存储器访问控制nMREQ–输出:存储器请求.低有效，指示在接下来的周期中进行存储器访问。SEQ–输出:连续地址访问高有效，指示在接下来的周期中地址不变或大一个操作数（字或半字）nRW–输出:非读/写区分存储器读写访问LOCK–输出:锁定操作指示一条交换指令正在执行

8、，接下来的两个处理器总线周期是不可见的。MAS[1:0]–输出:存储器访问大小指示字、半字或字节访问。BL[3:0]–输入:数据总线上的字节区段锁存使能容许数据由小数构成。存储器控制nRWMAS[1:0]MAS[1:0]指示数据传送大小(8,16或32位)AddressDataA[31:0]D[31:0]nMREQSEQCycleTypeLOCKnTRANSnOPCMCLK字节区段锁存使能ARM7TDMID[7:0]D[15:8]31GD[31:0]88