FPGAIP设计验证平台.doc

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1、FPGA/IP设计验证平台一、建设目的Ø规范FPGA代码设计流程Ø尽量在设计早期消除代码设计缺陷Ø监控整个设计过程，确保与最初设计要求保持一致Ø提高FPGA代码质量和可重用性Ø提高IP模块与系统，IP模块设计之间界面定义的全面性和准确性Ø将常用信号处理算法，建立标准的数字设计IP库，构建模块化的数字设计平台。Ø建立规范的数字系统验证流程，实现数字系统设计的从设计规范制定、验证计划制定、RTL代码设计、验证过程的执行、设计最终的实现（FPGA/ASIC）全流程的规范化、自动化。二、IP/FPGA验证设计流程介绍三、各设计阶段工作介绍1.代码设计规则检查

2、IncisiveEnterpriseSimulator（IES）Cadence的IES内嵌的代码检查工具HDL分析可执行500多种规则检查，并标记出语法、语义以及功能错误，代码的覆盖率达到100%。在仿真之前进行HDL分析的设计流程将检查代码的竞争冒险条件，时钟域同步问题，语义含糊问题以及可综合缺陷。IncisiveHDL分析工具包括可检查可重用方法学手册的兼容的规则，也可以被扩展到以包括公司的编程风格指南。它强大的规则定义GUI和图形分析工具帮助工程师第一时间写出可工作代码。2.功能仿真IncisiveEnterpriseSimulator（IES

3、）Cadence的IES内嵌的NC-Sim仿真器速度比一般的仿真器，如ModelSim快10倍以上。并提供全面的语言支持，包括设计语言:VHDL,Verilog,SystemC,验证语言SystemVerilog,e,断言语言PSL、SVA。同时NC-Sim提供非常强大的波形显示及调试系统，大大提高复杂设计的设计验证效率。Cadence的IES在完成功能仿真的同时，可以进行功能覆盖率的收集和分析，帮助尽快达到功能测试覆盖率指标（98%）以上。在常规测试向量仿真的基础上，IES可以通过随机测试向量的产生和仿真，进一步提高功能测试覆盖率指标。3.等效性验

4、证工具Encounter(TM)Conformal对比设计的不同版本，设计的不同阶段的功能的等效性。等效性检测是一种静态分析方法，无需测试向量即可快速而全面的完成验证。包括以下特点:•100%的代码覆盖率，99%的功能覆盖率，可最大程度上检查出整个设计过程与最初设计在功能上的偏移。•比传统动态仿真速度快100倍以上，对一个几百万门的设计进行验证在几分钟即可完成•时钟域交叉（CDC）检查--确保同步和数据稳定性•语义检查--验证综合假设并找到可能产生RTL和门级仿真之间不匹配的条件•结构性检查--包括总线检查以找到数据冲突、置位-复位排他性检查、多端口

5、锁存器争用检查•DataPath检查--可以穷尽地验证复杂的数据路径模块，而无需使用测试向量。4.形式验证IncisiveFormalVerifier(IFV)形式验证是全方位断言式验证（ABV）流程的集成。用断言语言描述的模块期望的功能来验证RTL代码,用算法遍历所有可能的组合以及时序情况来查看预期的功能与RTL代码的正确性。在每一次设计流程的开始，当设计人员撰写RTL和断言的时候，就可以开始进行形式分析，这一过程通常在搭建有意义的测试平台开始仿真之前就可以开始了。这样可以在整个设计周期内更早发现功能错误和解决问题，而且大大降低了成本。此外，采用形

6、式分析方法，还可以尽早发现那些在传统验证流程中往往被忽略的边缘情况错误，减少了重新开发的风险。通过断言式形式验证可以在早期模块设计阶段消除95%以上的功能性缺陷。1.约束设计Encounter(TM)ConformalConstraintDesigner(CCD)开发和管理时序约束最完整和有效的途径，保证了它们从RTL到版图的过程中功能上正确。通过产生更高品质的时序约束，它也使设计师减少了全部设计周期时间、并显著提高了复杂SoC设计中的芯片质量。约束文件质量检查提供标准的流程和模板对设计师编写的约束文件进行全面检查，确保约束条件的正确和合理。把和时钟

7、、输入输出、异常或其他因素相关的约束文件错误进行分类。同时把约束文件错误注释到约束文件源文件，并通过直观的图形用户界面提供充分的分析。层次化约束检查IP模块设计师通常独立写编写约束文件。当系统或FPGA集成工程师合成时可能发现这些约束在时钟定义、输入/输出延迟参数设置、异常等方面存在冲突。CCD可以通过层次化约束检查在设计周期开始时就探测到这些错误。它能在设计的不同层级检查约束文件——芯片级约束文件vs.模块级约束文件，并查明与时钟、输入/输出延迟和异常相关的冲突、重叠等问题。另外，它还把错误注释加到约束文件、设计源文件或图表中。通过CCD可以大幅度

8、提高数字信号处理IP的可重用性，提高系统的设计效率和设计质量。2.FPGA综合Prmier目前厂商自带的综合