数字电路与逻辑设计实验报告.doc

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1、HUNANUNIVERSITY数字电路与逻辑设计实验报告学生姓名董雪婧学生学号201526010301专业班级软件工程1503指导老师何海珍2016年12月27日实验一：素数检测器的设计与仿真一、实验目的1．实验前，进行预习；2．利用课余时间，在规定的时间内完成实验。3．实验报告内容有：素数检测器的逻辑图；用VHDL语言设计素数检测器，用尽量多的方法来描述；4．实验结束前，要将素数检测器的仿真波形文件拷贝，实验报告需要。二、实验原理对于4位输入组合N＝N3N2N1N0，当N＝1、2、3、5、7、11、13时该函数输出为1，其他情况输出为0”逻辑图四位素数检测器的标准和设

2、计四位素数检测器最小化后的设计VHDL程序数据流描述：波形图三、实验内容实验步骤（解题思路）根据题目，建立文档，新建Quartus文件；根据设计图连接电路；根据其编写VHDL程序；仿真，绘制波形图；关键代码1.根据设计图连接电路2.VHDL程序仿真结果四、结果分析虽然异或不是开关代数的基本运算之一，但是在实际运用中相当普遍地使用分立的异或门。大多数开关技术不能直接实现异或功能，而是使用多个门设计实验二：加法器的设计与仿真一、实验目的1．实验前，进行预习；2．利用课余时间，在规定的时间内完成实验。3．实验报告内容有：全加器的逻辑图；用VHDL语言设计全加器；4．实验结束前

3、，要填将3种电路的仿真波形文件拷贝，实验报告需要。二、实验原理1．全加器用途：实现一位全加操作逻辑图真值表XYCINSCOUT0000000110010100110110010101011100111111VHDL程序数据流描述：波形图2．四位串行加法器逻辑图波形图3．74283：4位先行进位全加器（4-BitFullAdder）逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。2、C2是低两位相加产生的半进位，C4是

4、高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。三、实验内容实验步骤（解题思路）1．用逻辑图和VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用逻辑图和VHDL语言设计并行加法器。1、用逻辑图和VHDL语言设计全加器。根据题目，建立文档，新建Quartus文件；根据设计图连接电路；编写VHDL程序；仿真，绘制波形图；2、用全加器组成串行加法器。根据题目，建立文档，新建Quartus文件；根据设计图连接电路；编写VHDL程序；仿真，绘制波形图；3、利用逻辑图和VHDL语言设计并行加法器根据题目，建立文档，新建Quartus文件；根据设

5、计图连接电路；编写VHDL程序；仿真，绘制波形图；关键代码1、全加器：根据设计图连接电路VHDL程序四位串行加法器：VHDL：仿真结果全加器：四位串行加法器四、结果分析全加器：一位全加器是由两个半加器组成。x,y分别是两位相加的二进制输入信号，cin是进位输入端，cout是进位输出端，s是和的低位输出端。由逻辑图及仿真图可知，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行。这种加法器的逻辑电路比较简单，但它的运算速度不快。四位先行加法器的进位彼此独立产生，只与输入数据和cin有关，将各级间的进位级联传播去掉了，因此减小了

6、进位产生的延迟，大大提高了运算速度。缺点是电路较复杂。 实验三：译码器与编码器的设计与仿真一、实验目的1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有:8-3编码器、3-8译码器的逻辑表达式；8-3编码器、3-8译码器的逻辑图；用VHDL语言设计8-3编码器、3-8译码器。3．实验结束前，要填写实验卡，将以上2种电路的仿真波形画在实验卡上。二、实验原理1．74148：8-3优先编码器（8to3PriorityEncoder）用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用。键盘里就有大家天天打交道的

7、编码器，当你敲击按键时，被敲击的按键被键盘里的编码器编码成计算机能够识别的ASCII码。译码器与编码器的功能正好相反。逻辑框图逻辑功能表INPUTSOUTPUTSEN0N 1N  2N 3N 4N 5N 6N 7N A2  A1 A0EOGS1×  ×××××××1    1  1110×  ××××××  00  0  0010×  ×××××  0  10  0  1010×  ××××  0  1  10  1  0010×  ××× 0  1  1  10  1  1010×  ××0  1  1  1  11  0  0010×