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时间:2020-03-05
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1、卫星通信中LDPC编译码研究与实现2012姜博宇硕士信号与信息处理姚远程教授杨春研究员ClassifiedIndex:TN911.7U.D.C:621.39SouthwestUniversityofScienceandTechnologyMasterDegreeThesisResearchonLDPCEncodingandDecodingAlgorithmsinsatellitecommunicationanditsDesignImplementationGrade:2012Candidate:JiangBoyu
2、AcademicDegreeAppliedfor:MasterSpeciality:SignalandInformationProcessingSupervisor:YaoYuancheng,ProfessorYangChun,Researcher独创性声明本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知,除了文中特别加以标注和致谢的地方外,论文中不包含其他人已经发表或撰写过的研究成果,也不包含为获得西南科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所
3、做的任何贡献均已在论文中作了明确的说明并表示了谢意。签名:日期:关于论文使用和授权的说明本人完全了解西南科技大学有关保留、使用学位论文的规定,即:学校有权保留学位论文的复印件,允许该论文被查阅和借阅;学校可以公布该论文的全部或部分内容,可以采用影印、缩印或其他复制手段保存论文。(保密的学位论文在解密后应遵守此规定)签名:导师签名:日期西南科技大学硕士研究生学位论文第I页摘要近年来,低密度奇偶校验码(LDPC)由于具有接近香农极限的纠错性能,在信道编码领域已经引起越来越多学者的关注。LDPC码的研究方向就是尽可能的
4、降低编码和译码的复杂度,找到一种适合硬件实现的码型。准循环LDPC(QC-LDPC)码是从LDPC码衍生出来的一类码。利用其校验矩阵的准循环特性,可以通过循环移位寄存器实现线性复杂度的编码,在译码时可通过并行处理提高吞吐量。本文依托国防基础科研计划资助项目(B3120133002),采用理论研究和硬件实现相结合的方法,对QC-LDPC码的编码和译码算法进行了深入研究,并基于FPGA完成了编、译码器的硬件设计。本文在简单介绍了LDPC码的定义、构造方式和编码算法等相关理论后,基于QC-LDPC码的生成矩阵,提出了串
5、行和并行两种编码器结构,并在FPGA上做了硬件实现和仿真验证。通过综合结果对编码器的硬件资源消耗和编码速率进行了比较分析。本文详细介绍了和积译码算法原理,并对最小和算法的优化方案进行比较研究,最终选择了归一化方案对最小和算法进行优化。通过误码率性能仿真,改进后的算法只比对数域和积算法损失了0.1dB性能,而运算复杂度却大幅降低。同时对归一化最小和算法的量化方案进行了研究,并进行了定点仿真验证。基于传统的译码器结构和调整后的归一化最小和算法,提出了一种节约存储资源的QC-LDPC码译码器。在FPGA上对译码器的主要
6、模块进行了电路设计和时序仿真,验证了设计的可靠性。与传统的译码器相比,改进后的译码器不需要存储变量节点信息,同一行的校验节点信息通过压缩存储方式存放,降低了大量存储空间消耗。以一个准循环(496,248)LDPC码为例进行了译码器整体仿真,对译码器进行性能分析发现,所设计的译码器主要资源占用较少。本文提出的译码器结构具有通用性,可以适用于大部分QC-LDPC码。关键词:LDPC码准循环FPGA编码器译码器西南科技大学硕士研究生学位论文第II页AbstractInrecentyears,low-densitypar
7、ity-check(LDPC)codehasarousedwidelyattentionfromscholarsinthefieldofchannelcoding,owningtotheerrorcorrectionperformanceofclosingtoShannonlimit.TheresearchdirectionofLDPCcodesistoreducethecomplexityoftheencodinganddecodingasfaraspossible,andfindthecodepatternw
8、hichissuitableforhardwareimplementation.Quasi-cyclicLDPC(QC-LDPC)codeisakindofcodederivedfromLDPCcode.Usingthequasi-cycliccharacteristicofcheckmatrix,theencodingoflinearcomplexitycanberea
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