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1、.西安交通大学数字电子技术实验报告数字钟设计姓名：**学院：**学院班级：**22学号：212******5一、实验名称基于VerilogHDL设计的多功能数字钟二、试验任务及要求实验要求以VerilogHDL语言为手段，设计多功能数字钟。多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加Word资料.1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时
2、的范围为0~23时。在实验中为了显示与编写方便，该设计采用一个位24位二进制码[23:0]cnt记录时间，每四位记录一个数，从高到低分别为时针十位、时针个位、分针十位、分针个位、秒针十位、秒针个位。实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz信号，必须对输入的系统时钟50Mhz进行分频。关于调整时间功能，该设计采用四个按钮调整对应位的数值，从而调整时间。一、实验条件该实验以VerilogHDL语言为手段，以XilinxIS
3、EDesignSuite13.4_1软件实现源程序的综合与仿真，并用BASYS2开发板作为目标器件。二、设计过程1.列写多功能数字钟设计--层次结构图2.拟定数字钟的组成框图，在XilinxISEDesignSuite13.4_1软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路；3.设计各单元电路并进行仿真；4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合；5.下载到Basys2实验平台上，实际测试数字钟的逻辑功能。三、Verilog代码moduleclock(inputcl
4、k,inputen,inputkey1,inputkey2,inputkey3,inputkey4,outputsec,Word资料.outputwire[7:0]seg,outputwire[3:0]digit);wire[3:0]num0,mum1,num2,num3;dispu0(clk,num0,mum1,num2,num3,seg,digit);clk_genu1(clk,en,key1,key2,key3,key4,sec,num0,mum1,num2,num3);endmodule//////
5、//////////////////////////////moduledisp(inputclk,input[3:0]num0,input[3:0]num1,input[3:0]num2,input[3:0]num3,outputreg[7:0]sm_seg,outputreg[3:0]an);reg[1:0]s;reg[3:0]digit;reg[16:0]clkdiv;always@(*)beginan=4'b1111;s<=clkdiv[16:15];an[s]=0;case(s)0:digit<=
6、num0;1:digit<=num1;2:digit<=num2;3:digit<=num3;default:digit<=num0;endcasecase(digit)4'h0:sm_seg=8'hc0;//"0"4'h1:sm_seg=8'hf9;//"1"4'h2:sm_seg=8'ha4;//"2"4'h3:sm_seg=8'hb0;//"3"4'h4:sm_seg=8'h99;//"4"4'h5:sm_seg=8'h92;//"5"4'h6:sm_seg=8'h82;//"6"Word资料.4'h
7、7:sm_seg=8'hf8;//"7"4'h8:sm_seg=8'h80;//"8"4'h9:sm_seg=8'h90;//"9"default:sm_seg=8'hff;//"x"endcaseendalways@(posedgeclk)clkdiv<=clkdiv+17'd1;Endmodule///////////////////////////////////////////moduleclk_gen(inputclk,inputen,inputbt0,inputbt1,inputbt2,inpu
8、tbt3,outputregsec,output[3:0]num0,output[3:0]num1,output[3:0]num2,output[3:0]num3);reg[25:0]ctr;reg[3:0]mytime[3:0];reg[7:0]s;assignnum0=mytime[0];assignnum1=mytime[1];assignnum2=mytime[2];assignnum3=mytime[3
