西南交大数电实验报告.doc

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1、实验二、三：quartusⅡ原理图设计1.实验原理图2.实验仿真波形实验四：Verilog描述组合逻辑电路1.一位数值比较器1.1源代码modulecompare(a_gt,a_eq,a_lt,a,b);inputa,b;outputa_gt,a_eq,a_lt;assigna_gt=a&~b;assigna_eq=a&b

2、~a&~b;assigna_lt=~a&b;endmodule1.2代码生成原理图2.七段译码器2.1源代码moduledecode4_7(codeout,indec);input[3:0]indec;output[

3、6:0]codeout;reg[6:0]codeout;always@(indec)begincase(indec)4'd0:codeout=7'b1111110;4'd1:codeout=7'b0110000;4'd2:codeout=7'b1101101;4'd3:codeout=7'b1111001;4'd4:codeout=7'b0110011;4'd5:codeout=7'b1011011;4'd6:codeout=7'b1011111;4'd7:codeout=7'b1110000;4'd8:codeout=7'b11111

4、11;4'd9:codeout=7'b1111011;default:codeout=7'b1001111;endcaseendendmodule2.2代码生成原理图1.总原理图2.实验仿真波形图实验五：集成触发器的应用1.原理图2.实验仿真波形图实验六：移位寄存器实验1.原理图2.实验仿真波形图实验七：十进制可逆计数器1.十进制可逆计数器1.1十进制可逆计数器源代码modules2014111909(clk,ud,q,co);inputclk,ud;outputreg[3:0]q;outputco;assignco=((q==9)&&

5、ud)

6、

7、((q==0)&&(!ud));always@(posedgeclk)beginif(ud)beginif(q>8)q<=0;elseq<=q+1'd1;endelsebeginif(q==0)q<=4'd9;elseq<=q-1'd1;endendendmodule1.2代码生成原理图1.3实验仿真波形图2.总原理图3.波形图实验八：脉冲宽度调制（PMW）实验1.实验代码modules1909(clk,h,l,out);inputclk;input[3:0]h,l;outputregout;reg[6:0]pwmcnt;re

8、g[11:0]fcnt;wire[6:0]z;regclk1;assignz=h*10+l;always@(posedgeclk)beginif(fcnt>=12'd2499)beginclk1<=~clk1;fcnt<=0;endelsebeginfcnt<=fcnt+1;endendalways@(posedgeclk1)beginif(pwmcnt=7'd99)beginpwmcnt=0;out=0;endelsebeginout=0;endpwmcnt=pwmcnt+

9、1;endendmodule1.波形图