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1、实用数字电子技术基础实验报告计算机科学与技术X班一一XXX一、实验F1的：进一步熟悉QuartusII的VerilogHDL文本设计流程，组合电路的设计仿真和硬件测试。二、实验原理:①在实验箱上，选择模式5,通过按键1输入两个不同频率的信号，使蜂鸣器发出不同声音②在实验箱JL,选择模式5,通过按键1、2、3输入不同的信号值，控制灯D1的亮灭，其屮3有决定权。三、实验仪器：杭州康芯电子公司计算机组成原理仪器四、软硬件环境：计算机操作系统一WindowsXP,软件一QuartusII9.0,五、内容
2、及步骤：%1二选一多路选择器(MUX2.1)VHL代码：modulemux21(a,b,s,y);inputa,b,s;outputy;regy；always@(a,b,s)begin讦(s==l'bO)y<=a;elsey<=b;endendmodule仿真波形图如下实验步骤：新建项H,输入VHL代码，对代码进行编译，后新建仿真波形，对输入输出端口进行引脚配置，下载到实验箱。%1三人表决电路仃HJ)VHL代码：moduleJG3(ABC,X,Y)；input[2:0]ABC;outputX,Y
3、;regX,Y;always@(ABC,X,Y)case(ABC)3*B000:beginX<=1*BO;Y<=l'Bl;end3*B001:beginX<=1*BO;Y<=l'B0;end3*B010:beginX<=1*BO;Y<=l*B0;end3'BOll:beginX<=1'BO;Y<=l*B0;encl3*B100:beginX<=1*BO;Y<=l*B0;end3'B101:beginX<=1,B1;Y<=lfBO;end3*B110:beginX<=1*B1;Y<=l*BO;en
4、d3'Blll:beginX<=1*B1;Y<=l'BO;enddefault:beginX<=l'Bl;Y<=l'BO;endendcaseendmodule实验电路图如下：仿真波形图如下:畑U@i)PS10.0nst20.9ns30.9m16.45164■5nsJ0ABCB001(OOO100X-001)illX010X110)00X101X000：(noXoilXill)(0COxic•・・2)B0rr_rr1-■...1]B0L..o]B1elkB0rr_r11XB0r"Lr1rnrYB
5、1「"in实验步骤：新建项编写VHL文件，生成自定义元件，画图，编译，新建仿真波形图，选择时间仿真，生成仿真波形文件，对端口经行配置下载到实验箱丄.六、问题及分析%1vhl文件无法生成电路元件，原因及解决方法:1必须新建一个项nvhl必须依靠项H屮才能生成相应元件2代码错误，包括语法错误及标点符号错误,仔细检査校正代码重新编译即可3"CurrentLicenseDid'nSupport../^前证件不支持，软件破解不成功，重新破解即可。%1生成的自定义元件无法插入到电路图中，自定义元件名与项FI
6、名称相同,更改项I"!名称及电路图名称即可（电路图使用另存为，项FI名称在Settings里的GeneralF）%1电路图编译不成功，"Can'tadd*.bdftoWork"工作站下文件混乱，删除项H文件夹下除*.qpf,*.bdf,*.v（*为确定要用的文件名）文件后重新编译%1波形图不正确1检查电路图引脚是否全部接好，若没接好，编译只会报Warning2在做仿真波形图按需要，正确选择Function仿真或Timing仿真%1连接实验仪器成功，但是无法将sof下载到实验箱上“Can'tCon
7、nectto../,可以将实验箱重启七、实验心得：%1实验前一定要对实验步骤熟悉%1在电脑上编辑项FI时要心细，并且按照实验的步骤一步一步走完,不能漏掉其屮一项设置%1而对错误代码，要敢于而对，仔细观察（可以利用字典查询生词），对错误代码了解大概后经行排错，不盲H乱做也不轻易放弃
