dsp原理及应用.ppt

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1、第8章C55x的片上外设本章内容提要时钟发生器通用定时器通用I/O口（GPIO）外部存储器接口（EMIF）多通道缓冲串口(McBSP)模数转换器（ADC）看门狗定时器（Watchdog）I2C模块8.1时钟发生器时钟发生器概况时钟工作模式CLKOUT输出使用方法8.1.1时钟发生器概况图8-1时钟发生器从CLKIN引脚接收输入时钟信号，将其变换为CPU及其外设所需要的工作时钟工作时钟经过分频通过引脚CLKOUT输出，可供其他器件使用时钟发生器内有一个数字锁相环（DPLL）和一个时钟模式寄存器（CLKMD）8.1.2时钟工作模式时钟发生器有三种工作

2、模式:旁路模式（BYPASS）锁定模式（LOCK）Idle模式时钟模式寄存器（CLKMD）中的PLLENABLE位控制旁路模式和锁定模式可以通过关闭CLKGENIdle模块使时钟发生器工作在Idle模式。1．旁路模式（BYPASS）如果PLLENABLE=0，PLL工作于旁路模式，PLL对输入时钟信号进行分频。分频值由BYPASSDIV确定：如果BYPASSDIV=00，输出时钟信号的频率与输入信号的频率相同，即1分频如果BYPASSDIV=01，输出时钟信号的频率是输入信号的1/2，即2分频如果BYPASSDIV=1x，输出时钟信号的频率是输入

3、信号的1/4，即4分频2.锁定模式（LOCK）如果PLLENABLE=1，PLL工作于锁定模式，输出的时钟频率由下面公式确定：表8-1时钟模式寄存器CLKMD（1）位字段说明15Rsvd保留14IAI退出Idle状态后，决定PLL是否重新锁定0PLL将使用与进入Idle状态之前相同的设置进行锁定1PLL将重新锁定过程13IOB处理失锁0时钟发生器不中断PLL，PLL继续输出时钟1时钟发生器切换到旁路模式，重新开始PLL锁相过程12TEST必须保持为011～7PLLMULT锁定模式下的PLL倍频值，0~31表8-1时钟模式寄存器CLKMD（2）位字

4、段说明6～5PLLDIV锁定模式下的PLL分频值，0~34PLLENABLE使能或关闭PLL0关闭PLL，进入旁路模式1使能PLL，进入锁定模式3～2BYPASSDIV旁路下的分频值00一分频01二分频10或11四分频1BREAKLNPLL失锁标志0PLL已经失锁1锁定状态或有对CLKMD寄存器的写操作0LOCK锁定模式标志0时钟发生器处于旁路模式1时钟发生器处于锁定模式3.Idle模式为了降低功耗，可以加载Idle配置，使DSP的时钟发生器进入Idle模式当时钟发生器处于Idle模式时，输出时钟停止，引脚被拉为高电平。8.1.3CLKOUT输出

5、CPU时钟可以通过一个时钟分频器对外提供CLKOUT信号CLKOUT的频率由系统寄存器（SYSR）中的CLKDIV确定当CLKDIV=000b时，CLKOUT的频率等于CPU时钟频率当CLKDIV=001b时，CLKOUT的频率等于CPU时钟频率的1/2当CLKDIV=010b时，CLKOUT的频率等于CPU时钟频率的1/3当CLKDIV=011b时，CLKOUT的频率等于CPU时钟频率的1/4当CLKDIV=100b时，CLKOUT的频率等于CPU时钟频率的1/5当CLKDIV=101b时，CLKOUT的频率等于CPU时钟频率的1/6当CLKD

6、IV=110b时，CLKOUT的频率等于CPU时钟频率的1/7当CLKDIV=111b时，CLKOUT的频率等于CPU时钟频率的1/88.1.4使用方法通过对时钟模式寄存器（CLKMD）的操作，可以根据需要设定时钟发生器的工作模式和输出频率在设置过程中除了工作模式、分频值和倍频值以外，还要注意其他因素对PLL的影响1.省电（Idle）为了减少功耗，可以使时钟发生器处于省电状态当时钟发生器退出省电状态时，PLL自动切换到旁路模式，进行跟踪锁定，锁定后返回到锁定模式时钟模式寄存器与省电有关的位是IAIIAI=0:PLL将使用与进入Idle状态之前相同

7、的设置进行锁定IAI=1:PLL将重新锁定过程2.DSP复位在DSP复位期间和复位之后，PLL工作于旁路模式，输出的时钟频率由CLKMD引脚上的电平确定如果CLKMD引脚为低电平，则输出频率等于输入频率如果CLKMD引脚为高电平，则输出频率等于输入频率的1/2。3.失锁锁相环对输入时钟跟踪锁定之后，可能会由于其他原因使其输出时钟发生偏移，导致失锁。出现失锁现象后，PLL的动作由时钟模式寄存器中的IOB确定IOB=0:时钟发生器不中断PLL，PLL继续输出时钟IOB=1:时钟发生器切换到旁路模式，重新开始PLL锁相过程8.2通用定时器定时器概况工作

8、原理定时器使用要点定时器应用实例8.2.1定时器概况C55x芯片提供了两个定时器TMS320VC5503/5507/5509A/5510