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1、项目汇报项目名称：基于45nm工艺下的静电保护器件的设计与仿真汇报人：杨彬彬项目简介项目背景集成电路在制造、封装、运输和使用过程中,都不可避免的会产生静电电荷的积累及相应的放电现象。半导体芯片在生产、运输过程中都可能被静电放电所损坏。因静电放电而导致的电子产品失效占所有的37%，每年造成损失高达450亿美元。随着集成电路制造工艺的不断发展,晶体管尺寸的不断减小,ESD的设计越来越成为一个难题。项目简介中国和美国在ESD保护领域研究对比国内ESD方向发展空间很大！什么是ESD？对于芯片而言,ESD现象具体表现为,外部环境或芯片内部积累的大量静电电
2、荷瞬间通过引脚(PIN)进入或流出芯片内部,此瞬态大电流峰值可以达到数安培以上,足以造成结PN结击穿、金属熔断、栅氧化层击穿等不可恢复性损伤。芯片在生产制造、测试、存放和运输过程中,每一个阶段每一个步骤都可能会造成ESD损害,具有很大的偶然性和随机性。ESD防护就是在芯片的端口处提供一个旁路用来泄放静电脉冲。静电放电模式HBM——人体放电模式MM——机器放电模式CDM——组件充电模式IEC——国际电子技术委员会HBM人体放电模式(HBM)主要模拟的是人体接触芯片管脚引入的ESD冲击(图1.1)。其等效等效模型如图1.2所示，其中的电容C代表的是
3、人体的等效电容。MM机器放电模式(MM)与HBM相对应,模拟的是带有电荷的机械，工具与芯片接触时放电的情况，其等效电路图如图1.3所示。CDM组件充电模式(CDM)主要模拟的是封装好的芯片在运输、装配过程中携带了电荷,当芯片与地之间有直接通路时,存储在芯片上的电荷会流经芯片的管脚到地泄放,其中就会对芯片中的一些薄弱部位造成损坏(图1.5)，图1.6中的是CDM模式下的等效电路图。CDM特点：寄生电阻较小、瞬时放电峰值较大（是相同ESD应力下HBM峰值电压的15一20倍）、快速冲击。IECIEC测试主要针对的是系统级的ESD测试,即衡量整个系统或
4、者电子产品整机的抗ESD能力,这对设备的电磁兼容性、屏蔽、板级ESD/E0S防护,片上ESD防护是个综合性的测试。使用的是ESDGun(图1.7）。对比HBM、MM、CDM三者的脉冲放电波形可以看到三者之间的差别HBM最为缓慢，持续时间长,MM呈现正负来回震荡趋势,CDM速度最快,过冲较大。45nm工艺下静电保护存在的挑战器件特征尺寸按比例缩小,导致了更薄的栅氧化层,更短的沟道长度,更浅的源漏接触深度,更大的连线寄生电阻,同时使用的先进的轻掺杂漏(LDD)结构和硅化物注入(silicided-diffusion)等先进工艺技术，这些特点使得ES
5、D对器件可靠性的危害变得越来越显著。45nm工艺下静电保护存在的挑战当前超大规模SOC芯片的集成度和复杂度越来越高,具有数模混合、多电源、高密度引脚、复杂的封装形式众多等特点,增加了SOC芯片内部电路受到ESD损害的几率。因此,传统仅在输入输出管脚放置ESD保护电路的防护方法,已不能适用新的ESD测试方法，当前的SOC芯片必须要采用全芯片(WholeChip)ESD网络保护设计,才能真正的避免内部电路发生异常ESD损伤。45nm工艺下静电保护存在的挑战ESD结构的金属化是许多ESD设计人员所公认的主要制约因素之一。在CMOS技术中，缩小比例过程
6、中金属厚度大大减少，这强烈影响了ESD性能。45nm工艺下静电保护存在的挑战其他因素纳米工艺下脆弱栅氧等结构对于ESD器件的开启速度和开启电压有着更高更苛刻的要求。ESD保护电路并不是普适的,对于新的产品或者新的工艺,需要重新设计，同时受到芯片功能、芯片面积、封装等诸多因素制约。总之，要设计出基于45nm工艺下的静电保护器件，我们需要仔细调查不同电压域之间的通信线路，综合考虑各种因素，以防止氧化破裂里面的核心芯片，来设计出满足要求的静电保护电路，并在最后通过仿真软件对所设计的ESD保护电路进行仿真，测试其性能。研究目标与结果针对某一特定功能电路
7、，设计出相对较优的ESD保护电路，并对一些现有的相关静电防护问题提出解决方案。小组成员人均发表一篇相关论文。研究进度及安排2013.4.15-2013.8.30阅读相关书籍，补充基础知识。2013.9.01-2013.10.30熟悉相关软件，进行一些简单电路的ESD设计与仿真。2013.11.1-2014.2.28针对45nm工艺下的静电保护器件进行设计与软件仿真。2014.3.01-2014.5.30进行相关论文写作。TheendThanks!
