3,4,5分频电路设计并仿真.docx

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1、1，使用原理图文件设计三分频电路：仿真需要设置function功能，然后生成网表（processing）仿真结果：2，使用Verilog程序设计三分频，四分频，五分频设计三分频：modulesanfp(clkin,clkout);inputclkin;outputclkout;reg[1:0]step1,step;always@(posedgeclkin)begincase(step)2'b00:step<=2'b01;2'b01:step<=2'b10;2'b10:step<=2'b00;default:step<=2'b0

2、0;endcaseendalways@(negedgeclkin)begincase(step1)2'b00:step1<=2'b01;2'b01:step1<=2'b10;2'b10:step1<=2'b00;default:step1<=2'b00;endcaseendassignclkout=~(step1[1]

3、step[1]);endmodule四分频：modulesifenp(clkin,clkout);inputclkin;outputclkout;reg[1:0]count1;always@(posedgecl

4、kin)begincase(count1)2'b00:count1<=2'b01;2'b01:count1<=2'b10;2'b10:count1<=2'b11;2'b11:count1<=2'b00;defaultcount1<=2'b00;endcaseendassignclkout=count1[1];endmodule五分频：modulefivefp(clkin,clkout,clkout1,clkout2);inputclkin;outputclkout,clkout1,clkout2;reg[2:0]cnt1,cn

5、t2;always@(posedgeclkin)begincase(cnt1)3'b000:cnt1<=3'b001;3'b001:cnt1<=3'b010;3'b010:cnt1<=3'b100;3'b100:cnt1<=3'b101;3'b101:cnt1<=3'b000;defaultcnt1<=3'b000;endcaseendalways@(negedgeclkin)begincase(cnt2)3'b000:cnt2<=3'b001;3'b001:cnt2<=3'b010;3'b010:cnt2<=3'b100;3

6、'b100:cnt2<=3'b101;3'b101:cnt2<=3'b000;defaultcnt2<=3'b000;endcaseendassignclkout=cnt1[2]

7、cnt2[2];assignclkout1=cnt1[2];assignclkout2=cnt2[2];endmodule采用2个计数器cnt1和cnt2Cnt1需要在第3个clk上升沿时翻转，而且计数最高位要为1，即100.而后面计数需要保持2个周期的高，这样总共五个周期，只是占空比不为50%。Cnt2在第4个clk下降沿）时翻转，相对于cnt1延

8、迟半个周期翻转。仿真图如下图