第4章 Verilog HDL设计初步.ppt

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1、第4章VerilogHDL设计初步4.1组合电路的VerilogHDL描述4.1.14选1多路选择器及其VerilogHDL描述14.1.14选1多路选择器及其VerilogHDL描述14.1组合电路的VerilogHDL描述4.1.14选1多路选择器及其VerilogHDL描述14.1组合电路的VerilogHDL描述4.1.14选1多路选择器及其VerilogHDL描述14.1组合电路的VerilogHDL描述4.1.24选1多路选择器及其VerilogHDL描述24.1组合电路的VerilogHDL描述4.1.2

2、4选1多路选择器及其VerilogHDL描述21．按位逻辑操作符A=1’b0;B=1’b1;C[3:0]=4’b1100;D[3:0]=4’b1011;E[5:0]=6’b010110;4.1组合电路的VerilogHDL描述4.1.24选1多路选择器及其VerilogHDL描述22．等式操作符A=4’b1011;B=4’b0010;C=4’b0z10;D=4’b0z10;4.1组合电路的VerilogHDL描述4.1.24选1多路选择器及其VerilogHDL描述23．assign连续赋值语句assign目标变量名=

3、驱动表达式;assignDOUT=a&b;assignDOUT=a&b

4、c;assignDOUT=e&f

5、d;4.1组合电路的VerilogHDL描述4.1.24选1多路选择器及其VerilogHDL描述24．wire定义网线型变量wire变量名1，变量名2，...;wire[msb:lsb]变量名1，变量名2，...;wire[7:0]a；wireY=tmp1^tmp2;wiretmp1,tmp2;assignY=tmp1^tmp2;5．注释符号4.1组合电路的VerilogHDL描述4.1.34选1多路选择器及其V

6、erilogHDL描述34.1组合电路的VerilogHDL描述4.1.34选1多路选择器及其VerilogHDL描述31．if_else条件语句if(S)Y=A;elseY=B;if(S)Y=A;elsebeginY=B;Z=C;Q=1b0;end（1）阻塞式赋值。“=”2．过程赋值语句（2）非阻塞式赋值。3．数据表示方式4.1组合电路的VerilogHDL描述4.1.44选1多路选择器及其VerilogHDL描述44.1组合电路的VerilogHDL描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述

7、4.1组合电路的VerilogHDL描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1组合电路的VerilogHDL描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1组合电路的VerilogHDL描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1组合电路的VerilogHDL描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1组合电路的VerilogHDL描述4.1.5简单加法器及其VerilogHDL描述1.半加器描述4.1组合电路

8、的VerilogHDL描述2.全加器顶层文件设计4.1组合电路的VerilogHDL描述2.全加器顶层文件设计Verilog中元件例化语句的结构比较简单，一般格式如下：<模块元件名>:<例化元件名>（.例化元件端口（例化元件外接端口名）,...）;4.1组合电路的VerilogHDL描述3.8位加法器描述4.1组合电路的VerilogHDL描述3.8位加法器描述4.2时序电路的VerilogHDL描述4.2.1边沿触发型D触发器及其Verilog描述4.2时序电路的VerilogHDL描述4.2.1边沿触发型D触发器及

9、其Verilog描述4.2时序电路的VerilogHDL描述4.2.2电平触发型锁存器及其Verilog描述4.2时序电路的VerilogHDL描述4.2.2电平触发型锁存器及其Verilog描述4.2时序电路的VerilogHDL描述4.2.3含异步清0和时钟使能结构的D触发器及其Verilog描述4.2时序电路的VerilogHDL描述4.2.3含异步清0和时钟使能结构的D触发器及其Verilog描述4.2时序电路的VerilogHDL描述4.2.4含同步清0结构的D触发器及其Verilog描述4.2时序电路的Ve

10、rilogHDL描述4.2.4含同步清0结构的D触发器及其Verilog描述4.2时序电路的VerilogHDL描述4.2.5含异步清0的锁存器及其Verilog描述4.2时序电路的VerilogHDL描述4.2.5含异步清0的锁存器及其Verilog描述4.2时序电路的VerilogHDL描述4.2.6Verilog的时钟过程描