第6章 Verilog HDL设计进阶ppt课件.ppt

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1、第6章VerilogHDL设计进阶6.1过程结构中的赋值语句6.1.1过程中的阻塞式赋值目标变量名=驱动表达式;6.1.2过程中的非阻塞式赋值目标变量名<=驱动表达式;特点：当前赋值完成前，停止其他语句的赋值工作多个赋值语句，顺序赋值特点：当前赋值过程中，不影响其他同类语句的赋值工作—并行执行同一过程中，对同一目标变量多次赋值，接受最近过程结束的那个驱动源数据6.1过程结构中的赋值语句顺序执行执行到end同时赋值若A,B从0变到1：11111110000111106.1过程结构中的赋值语句6.1.3进一步了解阻塞和非阻塞式赋值的内在规律6.1过程结构中的

2、赋值语句6.1.3进一步了解阻塞和非阻塞式赋值的内在规律6.1过程结构中的赋值语句6.1.3进一步了解阻塞和非阻塞式赋值的内在规律6.1过程结构中的赋值语句6.1.3进一步了解阻塞和非阻塞式赋值的内在规律6.2过程语句归纳1.always语句为一无限循环语句2.过程中的顺序语句具有明显的顺序和并行双重性3.进程语句本身是并行语句4.一个过程中只允许描述对应于一个时钟信号的同步时序逻辑5.注意不完整条件语句与时序电路的关系两种状态：执行状态、等待状态。敏感信号发生变化时-----执行状态；其他-----等待状态在always中，一个执行周期所花时间于任何外

3、部因素无关，甚至和其中的顺序语句多少无关always中的顺序语句具有并行执行性质同一模块中的不同过程结构是并行（独立）运行的6.2过程语句归纳完整的条件语句6.2过程语句归纳完整的条件语句不完整的条件语句漏掉A=B条件此情况下，Q保持原值----须为Q配置锁存器6.2过程语句归纳不完整的条件语句漏掉A=B条件综合结果出现了锁存器6.2过程语句归纳完整的条件语句的综合结果6.3移位寄存器之VerilogHDL设计6.3.1含同步并行预置功能的8位移位寄存器设计REG8[6:0]<=REG8[7:1];6.3移位寄存器之VerilogHDL设计6.3.1含同

4、步并行预置功能的8位移位寄存器设计(*synthesis,probe_port*)reg[7:0]REG8;//规定变量为测试端口（方便仿真查看）(*synthesis,probe_port，keep*)reg[7:0]REG8;保持属性：综合时保持其测试端口属性6.3移位寄存器之VerilogHDL设计6.3.2移位模式可控的8位移位寄存器设计(接下页)6.3移位寄存器之VerilogHDL设计6.3.2移位模式可控的8位移位寄存器设计(接上页)6.3移位寄存器之VerilogHDL设计6.3.3使用移位操作符设计移位寄存器V>>nV<

5、存器之VerilogHDL设计6.3.3使用移位操作符设计移位寄存器6.3移位寄存器之VerilogHDL设计试比较以下左右两段语句的操作结果：有符号数的左右移：V>>>nV<<

6、3移位寄存器之VerilogHDL设计6.3.4使用循环语句设计乘法器3.for语句3个步骤：（1）本次循环开始前根据“循环初始值设置表达式”计算获得循环次数初始值。（2）在本次循环开始前根据“循环控制条件表达式”计算所得的数据判断是否满足继续循环的条件，如果“循环控制条件表达式”为真，则继续执行“循环体语句结构”中的语句，否则即刻跳出循环。（3）在本次循环结束时，根据“循环控制变量增值表达式”计算出循环控制变量的数值，然后跳到以上步骤（2）。6.3移位寄存器之VerilogHDL设计用for语句实现4位乘法器示例：6.3.4使用循环语句设计乘法器6.3

7、移位寄存器之VerilogHDL设计用for语句实现4位乘法器示例：6.3.4使用循环语句设计乘法器4位乘法器RTL图6.3移位寄存器之VerilogHDL设计6.3.4使用循环语句设计乘法器4.repeat语句5.while语句6.3移位寄存器之VerilogHDL设计6.3.4使用循环语句设计乘法器repeat语句,while语句6.3移位寄存器之VerilogHDL设计6.3.4使用循环语句设计乘法器6.循环语句使用注意事项不要把它们混同于普通软件描述语言中的循环语句。作为硬件描述语言的循环语句，每多一次循环就要多加一个相应功能的硬件模块。因此，循

8、环语句的使用要时刻关注逻辑资源的耗用量和利用率、可用资源的大小，和性能与硬件成本