数字系统设计与verilog HDL 第4章.ppt

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1、第4章基于宏功能模块的设计乘法器模块计数器模块锁相环模块存储器模块其他模块内容第4章基于宏功能模块的设计4.1乘法器模块Megafunction库是Altera提供的参数化模块库。从功能上看，可以把Megafunction库中的元器件分为：算术运算模块（arithmetic）逻辑门模块（gates）储存模块（storage）IO模块（I/O）算数运算模块库参数化乘法器lpm_mult宏功能模块的基本参数表lpm_mult（1）调用lpm_mult（2）lpm_mult参数设置输入输出位宽设置乘法器类型设置（3）编译仿真8位有符号

2、乘法器电路功能仿真波形4.3计数器模块计数器输出端口宽度和计数方向设置计数器模和控制端口设置更多控制端口设置模24方向可控计数器电路lpm_counter计数器功能仿真波形参数化锁相环宏模块altpll以输入时钟信号作为参考信号实现锁相，从而输出若干个同步倍频或者分频的片内时钟信号。与直接来自片外的时钟相比，片内时钟可以减少时钟延迟，减小片外干扰，还可改善时钟的建立时间和保持时间，是系统稳定工作的保证。不同系列的芯片对锁相环的支持程度不同，但是基本的参数设置大致相同，下面便举例说明altpll的应用。4.5锁相环模块（1）输入a

3、ltpll宏功能模块选择芯片和设置参考时钟锁相环控制信号设置输入时钟设置（2）编译和仿真锁相环电路功能仿真波形ROM（ReadOnlyMemory，只读存储器）是存储器的一种，利用FPGA可以实现ROM的功能，但其不是真正意义上的ROM，因为FPGA器件在掉电后，其内部的所有信息都会丢失，再次工作时需要重新配置。QuartusII提供的参数化ROM是lpm_rom，下面用一个乘法器的例子来说明它的使用方法，这个例子使用lpm_rom构成一个4位×4位的无符号数乘法器，利用查表方法完成乘法功能。4.6存储器模块数据线、地址线宽度设

4、置控制端口设置添加.mif文件如下图所示就是基于ROM实现的4位×4位的无符号数乘法器电路图，其参数设置为：LPM_WIDTH=8LPM_WIDTHAD=8LPM_FILE=mult_rom.mif仿真结果4.7其他模块Maxplus2库主要由74系列数字集成电路组成，包括时序电路宏模块和运算电路宏模块两大类，其中时序电路宏模块包括触发器、锁存器、计数器、分频器、多路复用器和移位寄存器，运算电路宏模块包括逻辑预算模块、加法器、减法器、乘法器、绝对值运算器、数值比较器、编译码器和奇偶校验器。对于这些小规模的集成电路，在数字电路课程

5、中有详细的介绍。他们的调入方法和Megafunction库中的宏模块是一样的，只是端口和参数无法设置。计数器74161设计举例模10计数器仿真结果模10计数器仿真波形4.1采用QuartusII软件的宏功能模块lpm_counter设计一个模为60的加法计数器，进行编译和仿真，查看仿真结果。4.2采用QuartusII软件的宏功能模块lpm_rom，用查表的方式设计一个实现两个8位无符号数加法的电路，并进行编译和仿真。4.3先利用LPM_ROM设计4位×4位和8位×8位乘法器各一个，然后用Verilog语言分别设计4位×4位和8

6、位×8位乘法器，比较两类乘法器的运行速度和资源耗用情况。4.4用数字锁相环实现分频，假定输入时钟频率为10MHz，想要得到6MHz的时钟信号，试用altpll宏功能模块实现该电路。习题