EDA实验指导书AAA.doc

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1、目录实验一QuartusII的HDL输入设计1．应用QuartusII完成基本时序电路的设计2．应用QuartusII完成基本组合电路设计实验二原理图输入设计1．用原理图输入法设计8位全加器2．用原理图输入法设计较复杂数字系统实验三数字钟的设计实验四乐曲硬件演奏电路设计实验五DDS信号发生器设计实验六VGA显示控制器设计实验一QuartusII的VHDL输入设计（选做其一）1.应用QuartusII完成基本时序电路的设计【实验目的】熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。【实验内容1】根据实验4-1的步骤和要求，设计含异步

2、清零和同步加载与时钟使能的计数器(使用例3-20)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。【例3-20】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECT

3、UREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN,LOAD)VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST=‘1’THENQ:=(OTHERS=>‘0’);--计数器异步复位ELSIFCLK‘EVENTANDCLK=‘1’THEN--检测时钟上升沿IFEN=‘1’THEN--检测是否允许计数（同步使能）IFLOAD=‘0'THENQ:=DATA;ELSE--由LOAD=‘0'装载新数据IFCQI<9THENQ:=Q+1;--允许计数,检测是否小于9ELSEQ:=(OTHERS=>‘0

4、’);--大于9，计数值清零ENDIF;ENDIF;ENDIF;ENDIF;IFQ=“1001”THENCOUT<='1';--计数大于9，输出进位信号ELSECOUT<='0';ENDIFDOUT<=Q;--将计数值向端口输出ENDPROCESS;ENDbehav;【实验内容2】引脚锁定以及硬件下载测试。若选择目标器件是EP1C3，建议选实验电路模式5（具体电路图见说明书），用键1(PIO0，引脚号为1)控制CLK；用键2(PIO1，引脚号为2)控制RST；用键2(PIO1，引脚号为2)控制en；输出数据DOUT接到PIO16~PIO19（引脚号为）；COUT

5、接到PIO8（引脚号为）；最后进行编译、下载和硬件测试实验。【实验内容3】参看视频，使用SignalTap对此计数器进行实时测试。给出报告。;2.应用QuartusII完成基本组合电路设计【实验目的】熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。【实验内容1】首先利用QuartusⅡ完成2选1多路选择器（例3-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图3-3所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。【实验内容2】将此多路选择器看成是一个元件mux21a，利

6、用元件例化语句描述下图，并将此文件放在同一目录中。以下是部分参考程序：...COMPONENTMUX21APORT(a，b，s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT；...u1:MUX21APORTMAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2:MUX21APORTMAP(a=>a1，b=>tmp，s=>s1，y=>outy);ENDARCHITECTUREBHV;【例4-3】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHIT

7、ECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分析说明。【实验内容3】引脚锁定以及硬件下载测试。若选择目标器件是EP1C3，建议选实验电路模式5（附录图7），用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚

8、号为17)；输出信号ou