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1、计算机学院专业班__组、学号姓名协作者______________教师评定_________________实验题目基于Libero的数字逻辑设计仿真及验证实验1、熟悉EDA工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。70实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC
2、32、74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对基本门电路的综合结果，以及相应的仿真结果。70四、实验结果和数据处理1、门电路模块及测试平台代码清单注：文件命名要求。工程（project）名要求：学号末4位+下划线+BasG
3、ate，例如陈静（3212005896）的工程名为“5896_BasGate”。设计代码文件名1：要求同上，即“5896_BasGate.v”。测试平台文件名：自己定义。（1）//模块一：2输入与门、或门、与非、或非、异或门各一，输入信号（1位A，1位B），输出信号（Y1,Y2,Y3,Y4,Y5）modulegates_1(A,B,Y1,Y2,Y3,Y4,Y5);inputA,B;outputY1,Y2,Y3,Y4,Y5;assignY1=A&B;assignY2=A
4、B;assignY3=~(A&B);assignY4=~(A
5、B);assignY
6、5=A^B;endmodule（2）//模块二：6个非门（同74HC04）modulegates_2(A,Y);70input[1:6]A;output[1:6]Y;assignY=~A;endmodule（3）测试平台代码`timescale1ns/1nsmoduletestgates_1();regA,B;wireY1,Y2,Y3,Y4,Y5;gates_1v1(A,B,Y1,Y2,Y3,Y4,Y5);initialbeginA=0;B=0;#10B=1;#10A=1;#10B=0;#10;endendmodule70moduletestgate
7、s_2();reg[1:6]A;wire[1:6]Y;gates_2v2(A,Y);initialbeginA=000001;#10A=A<<1;#10A=A<<1;#10A=A<<1;#10A=A<<1;#10A=A<<1;endendmodule2、模块一第一次仿真结果（截图）。将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）70模块二第一次仿真结果（截图）703、模块一综合结果（截图70）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4
8、、模块一第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？延迟约为300ps左右。1、模块一第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。70延迟时间约为4500ps左右，无竞争冒险。6、模块一布局布线的引脚分配（截图）。7、烧录（请老师检查）。702、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、
9、74HC283、74HC4511进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别依次为本人学号的奇数位和偶数位（例如，当学号为3212005896时，A数依次取学号从左到
10、右的奇数位，即数字3、1、0、5、9，B数依次取学号从左到右的偶数位，即数字2、2、0、8、6），验证A、B
