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《实验一 四位串行进位加法器的设计实验报告》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、实验一四位串行进位加法器的设计一、实验目的1.理解一位全加器的工作原理2.掌握串行进位加法器的逻辑原理3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容1.采用VHDL语言设计四位串行进位的加法器2.采用画原理图的方法设计四位串行进位加法器三、实验步骤1、使用VHDL语言设计1.打开File—>NewProjectWizard输入文件名adder4保存在D盘内，打开File—>New—>VHDLFile,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>OtherFile—>
2、VectorWaveformFile,查找引脚，从Edit中选择EndTime输入40、ns保存。从Assignments—>Settings—>SimulatorSettings—>Functional然后Processing—>GenerateFunctionalSimnlationNetlist—>确定。选择StartSimulation保存最后的波形图，打开File—>close关闭工程。底层文件：LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYfadderISPORT(a,b,cin:INSTD_LOGIC;s,co:
3、OUTSTD_LOGIC);ENDfadder;ARCHITECTUREarc1OFfadderISBEGINs<=axorbxorcin;co<=((axorb)andcin)or(aandb);ENDarc1;顶层文件：LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYadder4ISPORT(c0:INSTD_LOGIC;a,b:INSTD_LOGIC_VECTOR(3DOWNTO0);s:OUTSTD_LOGIC_VECTOR(3DOWNTO0);c4:OUTSTD_LOGIC);ENDadder4;ARCHITECTUR
4、Earc2OFadder4ISCOMPONENTfadderPORT(a,b,cin:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALcarry:STD_LOGIC_VECTOR(3DOWNTO1);BEGINu1:fadderPORTMAP(a=>a(0),b=>b(0),cin=>c0,s=>s(0),co=>carry(1));u2:fadderPORTMAP(a=>a(1),b=>b(1),cin=>carry(1),s=>s(1),co=>carry(2));u3:fadderPORTMAP(a=>a(2),
5、b=>b(2),cin=>carry(2),s=>s(2),co=>carry(3));u4:fadderPORTMAP(a=>a(3),b=>b(3),cin=>carry(3),s=>s(3),co=>c4);ENDarc2;2、使用原理图的方法设计打开File—>NewProjectWizard输入文件名adder4保存在D盘内，打开File—>New—>VHDLFile,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后选择File-->Create/Update-->CreateSymbolFilesforCurrentF
6、ile,选择File-->New-->OtherFile-->VectorWaveformFile,查找引脚，从Edit中选择EndTime输入40、ns保存。从Assignments—>Settings—>SimulatorSettings—>Functional然后Processing—>GenerateFunctionalSimnlationNetlist—>确定。选择StartSimulation保存最后的波形图，打开File—>close关闭工程。文件：LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYfadderISP
7、ORT(Cin,a,b:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDfadder;ARCHITECTUREarc1OFfadderISBEGINs<=axorbxorcin;co<=((axorb)andcin)or(aandb);ENDarc1;原理图：四、实验现象五、实验体会与收获问题：Error(10500):VHDLsyntaxerroratadder4.vhd(10)neartext")";expectinganidentifier,or"constant",or"file",or"signal",or"
