四位串行进位加法器设计

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1、集成电路CAD课程设计报告四位串行加法器设计1串行进位加法器简介1.1加法器实现多为二进制数相加的电路，称为加法器。根据进位方式不同，有串行进位加法器和超前进位加法器之分。采用串行进位方式，优点是电路简单，连接方便；缺点是运算速度不高。原理：把四个全加器（例如两片74LS183）依次级联起来，便可构成四位串行进位加法器。因此四位串行进位加法器的设计可以分以下两步进行：（1）全加器设计；（2）将全加器级联，构成四位串行进位加法器Vcc=Pin5GND=Pin12图（1）四位串行加法器74831.2图2为四位串行加法器7483逻辑图LOGICD

2、IAGRAM图(2)四位串行加法器2四位串行进位加法器的设计实现:2.1输出级电路设计与TTL电路兼容驱动10个TTL①输出高电平时丨IoHI<=20uAVoHmin二4.4V②输出低点平吋丨IoHI<=20mAVoHmax二0.4V③输出级充放电时间t「=tf计算电路如图3所示①以15个PF的电容负载代替10个TTL电路来计算tr、tf②输入V为的前一级的输出被认为是理想的输出，即:ViL=Vss,ViH二Vdd①计算电流时，负载为电流负载，有拉电流的灌电流。（1）CMOSN管（W/L）N的计算：当输入为高电平时（Vi二Vdd）,N管导通

3、后级TTL电路有较大的灌电流输入，此时（表示成对称形式）W-匕。—匕）2-（匕—匕。一叫）2]使方括号中的值和栅电容Cox及电子迁移率un为最小值:OXminSiOmaxminmax=164.6=495330A32A⑵CMOSP管（W/P）p的计算IIoHI<=20uA时有VoHmin=4.4Vtr=tf①以Iohv=20uA时VoHmin=4.4V的条件计算如工［(岭一%—%)2-(vz-%-V0oh)2最坏的情况下Vdd=4.5V,Vohmin=4.4v,Vtp=0.8V,oxminSiOmaxmax经计算可得=7.27=—315A2A

4、"TPJl厶丿nmin=164.6=—333M2A所以（W}汛）1138759A@tr=tp的条件计算：CMOS中ap=aTPfw、J"一495330A=164.6=——=32A??min2-2输入级设计输入电平Vih可能为2.4V(1)拉管P2为了节省面积，同时又能使Vih较快上升，取(2)CMOS反向器的Pl管此P1管应取内部基本反向器的尺寸=46.5=31A2A(3)CMOS反相器的N管TTL的输出电平在0.424之间V1ViLmax+Vihmin=1.4V式中Bk=kn/kp,Vdd=5V,Vtn=0・7V,Vi*=1.4V,0k=

5、17・16230Anl(町_345__230A[T)nl=^=2A46.531Api2.3W~L内部基本反相器中各MOS管尺寸的计算内部反相器的负载电容：①本级漏极的PN结电容Cpn②下级的栅电容Cel③连线杂散电容CsCpn+Ccl=10CsCs:铝线宽5um,长100um,在场区上面，此铝线的电容为Cpn和Cl：CJ片n(Pqn：N管其衬底是P型，所以NB=2xlO16cm-3设结深Xi=0.5umRD=20Q/□N==7.862x10%加7R如jC/7V+/?=2.195xl0'8F/cm2x10~8F/cm对于p管Cjp+n=1・1

6、396Cpn=Cp+n+Cn+p而CC1可以由：Ccl=10Cs-Cpn求出。下面具体计算N管和P管的尺寸。N管单位尺寸电阻为，总电阻为P管单位尺寸电阻为，总电阻为总电容C=Cpn+Ccl+Cs二Cpn+CclCc1=(Wn+Wp)LCox=1OCs-aWnCpn图5a为有源区宽度，因为最小孔为3A*3A,孔与等品栅的间距为2A,孔与有源区边界的间距为（1A=1.5um),所以a=6A=9um上升时间:下降时间:—._Ltr=RpC=rp(Wn+Wp)LCoxWptf=RnC-rn(Wn+Wp)LCoxWnWp二kWn乜)_46.5_31A

7、L)p32AM_21_1必(厶丿”32A2.4内部逻辑门设计N管放大三倍(W}_63_42A'W}46.531A图62.5缓冲级的设计(1)输入缓冲级图7输入级缓冲器Ml为输入级，M2为内部门，M3为缓冲器三输入与非门尺寸:=3n扛)N单，内扛)PP单,内M3负载的栅面积:M2负载的栅面积:"n二530AP-230图8扇出系数N=下级栅的面积前级等效反相器栅的面积[4*（Wn+Wp）L][4*（3Wn单+Wp单）]znt—;:==0.4889N-[（Wn内+Wp内）LI（Wn单+Wp单）加入一级缓冲后，管子逐级放大的尺寸为VN=2.597M

8、3管子尺寸为（―）n3=（—）n内VSj=36Z/2ZLL（召）p3二（存内VFf）=79A/2A内部反相器的尺寸为；）n2=21/3=14A/2A（*）p2=46.5/3=