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时间:2020-01-17
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1、编号:版本:V0.2页数:共页密级:SERDESFPGA设计手册部分内容来源于网络,有侵权请联系删除!更改记录版本拟制/更改审核批准生效日期更改内容V0.1兜福2013.7.19创建文档V0.2兜福2013.9.11添加补充了OSERDES部分,未完待续;注:作者兜福邮箱:zouxingyu705@sina.com,多多交流,共同进步。部分内容来源于网络,有侵权请联系删除!目录SERDESFPGA设计手册1目录31目的62范围63术语64SERDES基础知识65SERDES应用指南65.1ISERDES75.1.1ISERDES基元75.1.2ISERDES基元的时钟解决方案105.2O
2、SERDES115.2.1OSERDES组成功能模块125.2.2OSERDES基元135.2.3OSERDES基元的时钟解决方案156SERDES应用指南156.1ISERDES设计156.1.1单个ISERDES单元设计(SDR)156.1.1.1ISERDES配置参数156.1.1.2设计思想186.1.1.3仿真结果196.1.1.4ISERDES数据时序206.1.1.4.1ISERDES输入数据时序206.1.1.4.1ISERDES输出数据时序216.1.2单个ISERDES单元设计(DDR)226.1.2.1ISERDES配置参数226.1.2.2设计思想226.1.2.
3、3仿真结果226.1.3ISERDES宽度扩展22部分内容来源于网络,有侵权请联系删除!6.1.3.1设计实例236.1.3.2仿真结果266.2OSERDES设计266.2.1单个OSERDES单元设计(SDR)266.2.1.1OSERDES配置参数266.2.1.2设计思想286.2.1.3仿真结果296.2.1.1OSERDES基元SDR模式时序296.2.2单个OSERDES单元设计(DDR)296.2.2.1OSERDES配置参数306.2.2.2设计思想306.2.2.3仿真结果306.2.2.1OSERDES基元SDR模式时序316.2.3OSERDES宽度扩展316.2
4、.3.1设计实例316.2.3.1仿真结果33部分内容来源于网络,有侵权请联系删除!1目的为了学习xilinxserdes原语的使用,以及交流学习经验,在工程项目中方便的应用SERDES进行设计,故编写此文档。2范围本文档所介绍的SERDES原语内容,适用于XilinxV5系列器件。3术语ISERDES:串并转换器。OSERDES:并串转换器。4SERDES基础知识待补充。5SERDES应用指南5.1ISERDES5.1.1ISERDES基元部分内容来源于网络,有侵权请联系删除!图1ISERDES基元图2ISERDES内部组成单元结构框图图3当使用Memory模型是ISERDES内部的连
5、接情况表1ISERDES端口列表部分内容来源于网络,有侵权请联系删除!PortNameTypeWidthDescriptionQ1-Q6Output1(each)寄存器输出SHIFTOUT1Output1进位输出,用于数据宽度的扩展。连接到从IOB的SHIFIN1。SHIFTOUT2Output1进位输出,用于数据宽度的扩展。连接到从IOB的SHIFIN2。BITSLIPInput1启动bitslip操作CE1CE2Input1(each)时钟使能输入CLKInput1高速时钟输入,对串行输入数据流进行时钟控制。CLKBInput1高速时钟第二输入,对串行输入的数据流进行时钟控制。总是连
6、接~CLK。CLKDIVInput1时钟CLK的分频时钟,取决于解串的数据宽度。控制着延迟单元、解串数据、Bitslip子模块和CE单元进行时钟控制。DInput1来自IOB的串行输入数据。OCLKInput1用于存储器应用的高速时钟输入,该信号只有在INTERFACE_TYPE属性配置为("MEMORY")时,才可用;配置为”NETWORKING”时,直接赋0值即可。SHIFTIN1Input1用于数据扩展的进位输入,连接到主IOB的SHIFTOUT1。SHIFTIN2Input1用于数据扩展的进位输入,连接到主IOB的SHIFTOUT2。RSTInput1异步复位输入,高有效。部分内
7、容来源于网络,有侵权请联系删除!表2ISERDES属性列表AtrributeNameEescriptionValueDefaultValueBITSLIP_ENABLE允许用户使用或者忽略bitslip子模块。该属性在INTERFACE_TYPE属性配置为MEMORY时必须配置为FALSE,在配置为NETWORKING时必须配置为TURE。字符串:TURE或FALSEFALSEDATA_RATE允许将输入的数据流作为”DDR”或者”
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