CAD-八位全加器

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1、深圳大学考试答题纸(以论文、报告等形式考核专用)二○一五～二○一六学年度第2学期课程编号1600720001课程名称集成电路CAD主讲教师评分学号姓名专业年级大三微电子科学与工程01教师评语：题目：八位全加器电路及版图设计一．实验目的利用Cadence软件绘制一位全加器原理图、版图棍棒图、版图，并绘制symbol图，绘制出八位全加器原理图、版图和symbol图，版图需要满足N管统一尺寸W=240nm，P管统一尺寸W=720nm，并通过0.18um工艺的DRC，LVS验证。二.设计思路：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进

2、位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。所以需要先做出一个一位全加器。‘第11页共11页三．电路设计与验证一位全加器由两个异或门与三个而输入与非门构成。1.二输入与非门电路设计真值表以及逻辑表达式如下：双端口A.B输入，经过与非计算输出到Y。第11页共11页电路图如下:电路版图以及测试结果:第11页共11页1.异或门电路设计逻辑表达式以及真值表:由A,B两个输入口输入，经过异或运算后输出Y。电路图第11页共11页电路波形仿真结论:与真值表比照结果无误，电路设计正确。异或门版图第11页共11页3.一位全加器电路设计逻辑表达式与真值表电路图第11页共11

3、页波形仿真结论:与波形表对照无误，电路正确。电路版图第11页共11页1.八位全加器部分电路设计最大延迟：波形仿真:第11页共11页版图设计:尺寸为31.96x53.51=1610.18第11页共11页电路DRC测试电路LVS测试结果第11页共11页四．实验总结这次实践，使我熟悉了cadence软件icfb的使用和集成电路前端设计的整体流程。第一次画八位全加器，调用了之前的nand2模块再自己去图书馆查找资料画出了异或门，结合起来画出了一位全加器最后串联形成八位全加器。由于没有经验，管子排列相当凌乱，面积比较大，布线杂乱无章，错误也频出。逐一排除诸多错误后，再慢慢优化版图尺寸

4、，得到了如上面所见的最终结果，功能仿真也比较好。完成这次设计，花费的时间挺多的，经常在实验室一画就是一天，遇到了很多问题，也请教了老师和好多同学。由于第一次做这样门级的电路还是有很多不完善的地方比如延时较大，尺寸还可以再缩小等等，但是通过此次试验还是收获颇丰。第11页共11页