基于CycloneIIIFPGA的DDR2接口设计分析59849

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1、基于CycloneIIIFPGA的DDR2接口设计分析时间:2011-04-2119:55:52來源：作者：DDRSDRAM是DoubleDataRateSDRAM的缩写，即双倍速率同步动态随机存储器。DDR内存是在SDRAM内存基础上发展而來的，能够在时钟的上升沿和卜•降沿各传输•次数据，可以在与SDRAM相同的总线时钟频率下达到更离的数据传输率。虽然DDR2和DDR一样■都釆用相同采样方式进行数据传输，但DDR2拥有两倍于DDR的预读取系统命令数据的能力。也就足说，在同样100MHz的工作频率KDDR的实际频率为200MHz,而DDR2则可以达

2、到400MHz。DDR2还引入了三项新的技术，它们是OCD、ODT和PostCAS。我们的设计(图1)采用Altera公司Cyclone111系列型号为EP3C16F484C6N的FPGA作为控制器，以Micron公司生产的型号为MT47H16M16BG-5E(16Mx16bit)的DDR2SDRAM为存储器。用一个IP核完成对4片DDR2的控制(带宽为64bit〉，且DDR2的放高速率可达200MHz,以此完成对数据的高速大容量存储。111于采用一个DDR2的IP核进行控制，所以4片DDR2以地址和控制线共用.数据线独立的方式进行管脚连接。H4Z

3、C4W：图1接口总框图EP3C16只有TOP和BOTTOM边的BANK支持200MHzDDR2接口(因为DDR2管脚的特殊要求.DQS、DQ、DM管脚在FPGA上都需耍专用管脚).且最商速率可达2()()MHzo表1中ColumnI/O是指Top和BottomI/O,RowI/O是指Right和LeftI/O。Hybridmode是指由Column和RowI/O混合。从表1中可以看出，Cyclone111只有6系列的FPGA在Top和BottomBANK才支持200MHz频率的DDR2c为了满足设计要求，我们将4片DDR2分别挂在FPGA的Top和

4、Bottom的4个BANK。从表2中可以看到，EP3C16F484封装系列的FPGA每个边所支持的DQS和DQ组。因为在DDR中若干个DQ是由一个DQS进行采样的，所以FPGA以若干个DQ和一个DQS为最小单位进行分组。1FPGABANK管脚速度tiUt卜J.Crci橄HKn喩iCMfbtt刘阿惱EUmlHnmUf巾出卩丿IkminlOSanianlCMintfcuitalEnal(■4•7卅GW(Wk)•7仙Me删Cokunnl/QBnriksRowI/OBunksHybridModoColumnI/OBanAts■ioAs0cHybHdMode

5、CohiivnI/O8nnk«RowkOBftrWcsHybridModeCohininI/OBAnk«RowVOBanksHybridMocl・CohininI/OBanksRowVOBamksHybridModeD0R2SORMW7

6、31331»表2FPGABANKDQhbb饥1僦IIIDQS测DOBu$MWSupport伽EhSiMM愉Device惋⑴的伽4)DevicePackageSideNumberllx8GroipsNunibtrGmftNinhrofx16GreipsNinbtfoN8Gro«rNomber施2GroiptNumberolx36Groups484何FneUwBGA^pnUltraFrwLneBGAleft422211ftghi4222i1Top422211Bottom422211如Numberofx8Groups,其中x8就是指8个DQ,一个DQS即

7、和8个DQ组成一个Group（即这8个DQ由这一个DQS进行采样）。FPGA分别有Lefl、Right.Top和Bottom四边，其表示FPGA的每边都支持4个DQS和DQ红I,而每一边有两个Bank,即每个Bank都支持两个x8架构的DQS和DQ组。图2展示了FPGA的DQS和DQ组的分配。由于设计中采川Top和Bottom边的Bank.这里以第3个Bank的DQS为例进行说明。在图2可以看到，FPGA的Bank3有三个DQS,分别为DQS1B、DQS3B和DQS5B。由于毎组DQ都耍和各口对应的DQS配对.所以理论上DQS1B应该和DQIB为一

8、组，DQS3B应该和DQ3B为一组,DQS5B应该和DQ5B为一组。DOSiLCOiU•C8UKM:;:IBCXMvftC