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1、基于DDR2控制器的主从结构DLL的研究与设计□谢凤英陈圣兵 摘要:提出了一种适用于DDR2控制器的主从结构的DLL的研究与设计,在不同的工艺、电压和温度(PVT)条件下,DLL所产生的时钟保证DDR2在读数据时,数据经过传输线传输后能被正确的采样;写数据时,DLL产生的时钟能精准地控制倍率转化。模拟仿真结果表明在0.13μmCMOS工艺下,该结构具有良好的性能特性,满足设计要求。该结构同样可用于其它需要固定延迟的电路。 关键词:DDR2;倍率转换;主从延迟锁定环; AMaster-slaveDelay-lockedLoopStructureforDDR2Controller
2、 XIEFeng-ying1,CHENSheng-bing2 (1.CETCNo.38ResearchInstitute,Hefei230031,China; 2.KeyLabofIC&SP,MinistryofEducation,AnhuiUniversity,Hefei230039,China) Abstract:Master-slavedelaylockedloopstructureforDDR2SDRAM'scontrollerispresented.ThedatafromDDRSDRAMcanbecorrectlysampledafterthetransmission
3、inPCBindifferentprocess,voltageandtemperature(PVT).TheaccurateclockssuppliedbyMDLLsamplethedatafromsingledataratetodoubledataratewhenwritingdatatoSDRAM.Thestructureissuccessfullyverifiedbyusing0.13μmCMOStechnologyinVirtuosoSpectresimulation.Thisstructurecanalsobeusedinothercircuitswherefixeddelays
4、areneeded. Keywords:DDR2;datarateconversion;master-slaveDLL 1引言 DDR2的控制器设计是IC设计的重点和难点,而控制器的时钟控制更是控制器设计的核心。本文针对DDR2控制器的时钟产生提出一种复合结构的DLL作为DDR2控制器的时钟产生器,控制读写数据时的相移和倍频。 DDR2由于充分利用了时钟的正负边沿而具有高效的双数据率传输结构。这样在芯片的接收端存在一个倍率转化的问题。主锁定环MDLL产生基于参考时钟的4个固定相移的时钟:clk_0、clk_90、clk_180、clk_270。这4个时钟为写数据时的数据信道
5、和命令信道提供了倍率转化所需的控制时钟。在读数据时,以clk_0作参考,主从锁定环MDLL对由SDRAM送出的采样时钟DQS进行90度相移,得到一个新的时钟DQS90,因DQS90处于数据DQ的中央,从而得到最佳的建立时间和维持时间,保证了在时钟DQS90下DQ的正确采样。 下面分析从DDR2的读写过程,提出DD2读写数据所需时钟的要求和特性?,然后针对该要求引入主从锁定环的设计。 2DDR2SDRAM的读写时序 DDR2写数据的主要时序如图1(a)所示,其中,do[1:0]为用户端写入数据,经clk_0采样后,在clk_0的下一个时钟,数据do[0]被clk_0上升沿采样送出到
6、IO端口,数据do[1]被半个周期后的clk_180的上升沿采样送出到同一IO端口,这样就完成了单数据率到双数据率的转换问题。对于命令通道,其倍率转化和数据是一样的,只是倍率转化利用的时钟是clk_90、clk_270。所以,在写数据时,就要有精确相移4个时钟:clk_0、clk_90、clk_180、clk_270。图1(b)为DDR2读数据时的主要时序。读数据时存储器送出数据DQ的同时送出数据同步时钟信号DQS、DQS_B,它们与数据DQ是边缘对齐,为了保证在不同的条件下时钟DQS能采到正确的数据DQ,需要把DQS、DQS_B延迟90度相位产生新的时钟DQS90、DQS90_B,这样保
7、证了时钟信号DQS90、DQS90_B正好处于DQ的中央,即为中央对齐。DQ被DQS90、DQS90_B正确采样后被送到一个时钟转换域FIFO里,然后被控制器的主时钟rclk读出,同时完成了双数据率到单数据率的转换。所以,读数据时需要一电路对DQS、DQS_B进行90度固定相移。 3延迟锁定环DLL电路 结构和工作原理 3.1主锁定环(masterDLL)电路图 主锁定环MDLL电路模块结构图如图2所示。 这
