数字电路-期末复习-2007

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1、Ⅰ.触发器部分1.用“与非门”组成的基本RS触发器；同步型RS触发器；主从式RS触发器的原理图。同步型RS触发器约束条件：S’d+R’d=1一.基本知识2.脉冲触发的触发器3.边沿触发的触发器4.分别给出脉冲及边沿触发（下降沿）JK触发器;（上升沿）D触发器的逻辑符号图（均带有异步复位和置位端）。5.分别写出D,JK,T触发器的特征方程。6.分别写出D,JK,T触发器计数状态的驱动方程并画出原理图。二.习题及练习：5.14题p252-图P5.145.15题p253-图P5.155.18题p254-图P5.185.26题p257-图P5.265.27题p

2、257-图P5.27一.基本知识1.同步/异步。2.米里型/摩尔型。3.状态图（米里型/摩尔型），4.状态转换表5.状态方程，驱动方程，输出方程的用途。6.用JK,D触发器构成的寄存器，移位寄存器的特点。Ⅱ.时序逻辑分析与设计部分9.用JK，T触发器,D触发器构成的异步n位二进制加法/减法计数器-驱动及时钟条件：同步二进制加法计数器同步二进制减法计数器用T触发器构成的同步n位二进制加法/减法计数器-驱动条件：①JK（T)触发器构成的异步二进制加法计数器Ji=Ki=1(i=0,1,2,…..n-1)；CP0=CLK(外部触发脉冲)CP1=Q0,CP2=Q

3、1,……..CPi=Qi-1②JK(T)触发器构成的异步二进制减法计数器Ji=Ki=1(i=0,1,2,…..n-1)；CP0=CLK(外部触发脉冲)CP1=Q’0,CP2=Q’1,……..CPi=Q’i-1③D触发器构成的异步二进制加法计数器Di=Q’i(i=0,1,2,…..n-1)；CP0=CLK(外部触发脉冲)CP1=Q’0,CP2=Q’1,……..CPi=Q’i-1④D触发器构成的异步二进制减法计数器Di=Q’i(i=0,1,2,…..n-1)；CP0=CLK(外部触发脉冲)CP1=Q0,CP2=Q1,……..CPi=Qi-1异步十进制加法计

4、数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010~1111这六个状态10.用状态译码进行置零和置位构成的任意进制异步计数器的特点及实例。异步十进制加法计数器;采用译码置零法----例11.移位寄存器型计数器环形计数器扭环形计数器计数器+译码器→顺序节拍脉冲发生器12.节拍脉冲发生器的功能及组成原理。13.序列信号发生器的功能及组成原理。计数器+数据选择器→序列脉冲发生器14.序列检测器,串行加法器等的功能及组成原理。15.集成4位二进制同步计数器74161;集成十进制同步计数器74160工作状态X0XXX置0（异步）10XX预置数（同步）

5、X1101保持（包括C）X11X0保持（C=0）1111计数1.N>M2.N

6、两个次态为状态对封闭链中的一个状态对。(4)两个次态的某一后续状态对可以合并。19.状态化简的依据（充要条件）。20.中规模器件进行时序逻辑分析/设计的方法及实例。21.常用中规模时序逻辑器件（寄存器，计数器）与常用中规模组合逻辑器件（译码器，数据选择器，加法器）构成的时序逻辑电路的分析/设计方法。22.触发器与ROM,与PLA,PAL构成的时序逻辑电路的分析/设计方法。23.中规模时序逻辑器件（计数器）与ROM,与PLA,PAL构成的时序逻辑电路的分析/设计方法。二.习题及练习：1.试用如图Ａ所示ＪＫ触发器及与非门设计一个同步时序逻辑电路，其状态转换

7、图如图1所示，要求电路最简。图中Ｍ表示输入，Ｃ表示输出。2：用JK触发器设计一个同步5，7分频器。自然二进制编码。3：用D触发器设计一个同步串行数据检测器，要求在连续输入三个或三个以上“1”时输出为1，其余情况下输出为0状态分配:取n=2，令Q1Q0的00、01、10为S0,S1,S2则4．分析图2逻辑线路图，74160为同步十进制计数器，74LS138为3线/8线译码器，说明计数值N等于多少？5.根据波形图设计同步摩尔型电路5.分析图示电路，画出状态转换图，说明计数器的特点及模值。6.P3466,1;7.P3466.3;一.基本知识Ⅲ.其它电路分析与

8、设计部分1.ROM；PROM；EPROM；E2PROM；FlashMemory；SRAM；DR