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1、通信实验室编制2012年9月实验一组合电路的设计3实验二时序电路的设计错误！未定义书签。实验三8位全加器的设计错误！未定义书签。实验四含异步清零和同步时钟使能的加法计数器的设计错误!未定义书签。实验五十六进制七段数码显示译码器设计错误！未定义书签。实验六数控分频器的设计错误！未定义书签。实验七序列检测器的设计错误！未定义书签。实训一组合电路的设计一、实验目的熟悉QuartusII的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验内容1：首先利用QuartusII完成2选1多路选择器的文本编辑输入(mux21a.vh
2、d)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，验证木项设计的功能。2：将此多路选择器看成是一个元件mux21a,利用元件例化语句描述一个双2选1多路选择器，并将此文件放在同一目录中。三、实验仪器ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。四、实验原理1、2选1多路选择器的VHDL源代码ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs
3、=OTHENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;下图为本例2选1多路选择器的仿真图形2、双2选1多路选择器以下是部分参考程序：•••COMPONENTMUX21APORT(a,b,s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT；•••ul:MUX21APORTMAP(a=>a2,b=>a3,s=>sO,y=>tmp);u2:MUX21APORTMAP(a=>al,b=>tmp,s=>sl,y=>outy);ENDARCHITECTUREBHV;五、实验报告：
4、根据以上的实验内容写岀实验报告，包括程序设计、软件编译、仿真分析、硕件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。实训二时序电路的设计一、实验目的熟悉QuartusII的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。二、实验内容1、设计一个D触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。2、设计锁存器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。三、实验仪器ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。四、实验原理1、D触发器的VHDL源代码LIBRAR
5、YIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD.LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQI:STD_LOGIC;••类似于在芯片内部定义一个数据的暂存节点BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK二TTHENQI<=D;ENDIF;ENDPROCESS;Q<=Q1；-将内部的暂存数据向端口输出(双横线-是注释符号)ENDbhv;2、锁存器的VHDL
6、源代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF3ISPORT(CLK,D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF3ISSIGNALQI:STD_LOGIC;BEGINPROCESS(CLK,D)BEGINIFCLK二T-电平触发型寄存器THENQ<=D;ENDIF;ENDPROCESSQ<=Q1；-在此，赋值语句可以放在进程外，作为并行赋值语句END;五、实验报告：分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点实训三8位全
7、加器的设计一、实验目的：熟悉利用Quartus11的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过1位全加器和8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。二、实验内容1,在Quartusll6.0软件屮完成1位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硕件测试，并将此全加器电路设置成一个硕件符号入库。2,建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。三、实验仪器1、ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键
8、模块，LED显示模块。2、并口延长线，JTAG延长线
