《计数器VHDL描述》PPT课件

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1、LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;--类似于在芯片内部定义一个数据的暂存节点BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;--将内部的暂存数据向端口输出（双横线

2、--是注释符号）ENDbhv;简单时序电路的VHDL描述D触发器D触发器LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYJKCFQISPORT(J，K，CLK：INSTD_LOGIC；Q，QB：BUFFERSTD_LOGIC)；ENDENTITYJKCFQ；ARCHITECTUREARTOFJKCFQISSIGNAQ_S，QB_S：STD_LOGIC；BEGINJK触发器PROCESS(CLK，J，K)ISBEGINIF(CLK'EVENTANDCLK=‘1’)THENIF(J=‘0’A

3、NDK=‘1’)THENQ_S<=‘0’；QB_S<=‘1’；ELSIF(J=‘1’ANDK=‘0’)THENQ_S<=‘1’；QB_S<=‘0’；ELSIF(J=‘1’ANDK=‘1’)THENQ_S<=NOTQ_S；QB_S<=NOTQB_S；ENDIF；ENDIF；Q<=Q_S；QB<=QB_S；ENDPROCESS；ENDARCHITECTUREART；JK触发器计数器计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步

4、计数器同步计数器(按计数脉冲引入方式)二进制计数器十进制计数器N进制计数器(按计数制)计数器设计时注意事项边沿(上升沿还是下降沿）复位方式（同步复位与异步复位）有无置数功能计数制（对二进制计数还是十进制计数器）是否可逆PROCESS(clock_signal)BEGINIF(clock_edge_condition)THENSignal_out<=signal_in；—其他时序语句ENDIF；ENDPROCESS；边沿(上升沿还是下降沿）复位:设定初始状态时序电路的初始状态应由复位信号来设置。根据复位信号对时序电路复位的操作不同

5、，使其可以分为同步复位和异步复位。所谓异步复位，就是当复位信号有效时，时序电路立即复位，与时钟信号无关。同步复位PROCESS(clock)BEGINifclock=‘1’andclock’EVENTthenifreset=‘1’thensout<=‘0’;tmp<=‘0’;elsesout<=sin;tmp<=nottmp;endif;ENDIF;ENDPROCESS;sinclockresetsouttmp异步复位PROCESS(clock,reset)BEGINifreset=‘1’thensout<=‘0’;tmp<=‘

6、0’;elsifclock=‘1’ANDclock’EVENTthensout<=sin;tmp<=nottmp;endif;ENDPROCESS;sinclockresetsouttmp可逆计数器可逆计数器根据计数脉冲的不同，控制计数器在同步信号脉冲的作用，进行加1操作，或者减1操作。可逆计数器的计数方向，由特殊的控制端updn控制。当updn=‘1’时，计数器加1操作；当updn=‘0’时，计数器减1操作；LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNS

7、IGNED.ALL；ENTITYcountISPORT(clk，clr，updn:INSTD_LOGIC；Q:OUTSTD_LOGIC_VECTOR(7downto0));ENDcount；ARCHITECTUREexampleOFcountISSIGNALcount_B:STD_LOGIC_VECTOR(7DOWNTO0);BEGINQ<=count_B;PROCESS(clr，clk)BEGINIF(clr=‘1’)THENCount_B<=“00000000”;ELSIF(clk’EVENTANDclk=‘1’)THENI

8、F(updn=‘1’)THENCount_B<=count_B+1;ELSECount_B<=count_B–1;ENDIF；ENDIF;ENDPROCESS;ENDexample;PROCESS(clr，clk)BEGINIF(clr=‘1’)THENCoun