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《VHDL语言设计四路抢答器》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、一、设计要求：在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等各种手段批示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等各种功能。本设计的具体功能是：1.可容纳四组参赛者进行抢答，每组设置一个抢答按钮供抢答者使用。2.电路具有第一抢答信号的鉴別和锁存功能。在主持人交系统复位并发出抢答指令后，若有一组先按下抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别，同时扬声器发出“嘀嘟”的双音音响，且持续2〜3秒。此时，电路具备自锁功能，使他组的抢答开关
2、不起作用。3.具有计分功能，使每组在开始时的分数预置成100分，抢答后由主持人计分，答对一次加10分。二、系统方案论证与模块划分：根据系统设计要求可知：1.系统的输入信号有：各组的抢答按钮A、B、C、D,系统清零信号CLR,系统时钟信号CLK,计分复位端RST,加分按钮端ADD,计时预置控制端LDN,计时使能端EN,计时预置数据调整按钮TA、TB；2.系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LED_A.LES_B、LED_C、LED_D,四个组抢答时的计时数码显示控制信号若干，抢答成功组别
3、显示的控制信号若干，各组计分动态显示的控制信号若干。3.本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；各组得分的累加和动态显示功能。根据以上的分析，我们可将整个系统分为三个主耍模块：抢鉴别模块QDJB；抢答计时模块JSQ：抢答计分模块JFQ；对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA、CPLD的可用接口及一般EDA实验开发系统的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图2-1所示：系统的工作
4、原理如下：当主持人按下使能端EN1时，抢答器开始工作，A、B、C、D四个抢答者谁最先抢答成功则此选手的台号灯（LED_A—LED_D）将点亮，并II组别显示数码管将显示出抢答成功者的台号，并由蜂鸣器发出抢答成功的警报；接下来主持人提问，若回答正确，主持人按加分按钮ADD,抢答计分模块JFQ将给对应的组加分，并将该组的总分显示在对应的选手计分数码管JF2_A-JF0」、JF2_B-JF0_B.JF2_C-JF0_C、JF2_D-JF0_D、上。在此过程中，主持人可以采用计时手段（JSQ模块），打开计时器使计时
5、预置控制端LDN有效，输入抢答或回答时间，使计时使能端EN有效（EN与EN1接在同一端，可共同控制），开始计时。完成第一轮抢答后，主持人清零，重新开始，步骤同上。图2-1系统总体电路图三、系统单元电路设计及工作原理1.抢答鉴别单元QDJBCLKXAX—ENJ.BX—RSTCX—ADX—BR1NG—CSTATESC3.•OJ—DX图3-1抢答鉴别模块在抢答鉴别电路设计中，A、B、C、D四组抢答，理论上应该有16种可能情况，但实际上由于芯片反应速度快到一定程度时，两组以上同时抢答成功的可能性非常小，因此我们可设
6、计成只有四种情况，这大大简化了电路的设计复杂性。在图3-1中，RST为复位端，将输出信号复位或停止警报声。CLK1端为警报时钟信号；待测信号，即抢答信号A,B,C,D输入电路中后，通过判断是哪个信号最先为'1'得出抢答成功的组别1,2,3或4组，将组别号输出到相应端A1,B1,C1,D1,并将组别序号换算为四位二进制信号输出到STATES［3..0］端锁存，等待输出到计分和显示单元。同时RING端在有成功抢答的情况下发出警报。2.计分单元JFQRR2L-•OJRRXL-•OJRROL-•OJ.OJR»■BB
7、XL--OJRDDBBOL.OJCHOL.OJ.OJCCXL-•OJCCOL-•OJ.OJDDXL-•OJDDOL-•OJ图3-2计分器模块在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即可，但是随着计数数冃的增加，要将计数数冃分解成十进制并进行译码显示分变得越來越麻烦。因此为了减少译码显示的麻烦，一般是将一个大的进制数分解成数个十进制以内的时制数，计数器串级连接。但随着位数的增加，电路的接口增加因此本设计采用IF语句从低往高判断是否有进位，以采取相应的操作，而且由于设讣要求加减分均为10的
8、倍数故而可以将个位一直设为0,这样既减少了接口，又大大地简化了设计。在图3-2中,RST端为复位端,将计分起始分数设为100oCIIOS［3..0］端功能是锁存已抢答成功的组别序号，当接加分按钮ADD后，将给CH0SE3..0］所存的组别加分。每按一次加10分，并分为个、十、百位从高位到低位进行显示。1.计时单元JSQCLRL.DNENQR[IB•・0；]CL.KQB[：3・・01TRTB图计时器模块本系统屮的计
