vhdl语言智能抢答器实验设计

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1、河南农业大学课程设计报告设计题目：智能抢答器的VHDL语言实验报告学院：理学院专业：电子信息科学与技术学号：0708101037班级：07级电科（2）班姓名：王晓南电子邮件：847267233@qq.com日期：2011年01月08日成绩：指导教师：15河南农业大学理学院课程设计任务书学生姓名王晓南指导教师贾树恒林爱英学生学号0708101037专业电子信息科学与技术题目智能抢答器VHDL语言实验报告任务与要求设计要求：1.抢答器同时供4名选手或4个代表队比赛，分别用4个按钮S0～S3表示。2.设置一个系统清除和抢答控制开关S，该开关由主

2、持人控制。3．抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。4.抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动“开始”键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。5.如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。技术要点：1、实现封锁功能；3、总程序的编译、仿真、打包并下载到实验箱。工作内容及安排工作内

3、容：1、编程、仿真、打包、编辑总程序，编译。2、下载到实验箱，验证结果。进度安排：前两次实验上机调试程序；接下来级次实验下载验证，做硬件实验；最后课设验收并总结报告。课程设计成果1．与设计内容对应的软件程序2．课程设计报告书3．成果使用说明书4．设计工作量要求15开始日期2010年12月12日完成日期2011年01月08日课程设计所在单位理学院电子科学系智能抢答器VHDL语言实验报告一．实验目的在MAX+plusII软件平台上，熟练运用VHDL语言。完成智能抢答器设计的软件编程、编译、综合、仿真。使用EDA实验箱，实现智能抢答器的硬件功能

4、。通过实验练习理论与实际的结合，提高变通和动手能力。二．设计要求在抢答比赛中，为了公平起见一般要求系统具备以下功能：1）设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。2）第一抢答信号的鉴别和锁存功能。3）设置计时功能。4）设置记分功能。5）数码显示功能。三、实验原理和硬件要求模块分析：根据抢答器的功能要求，可以得出下图所示的模块结构图。15其中，抢答模块（QDJB）为整个程序的核心，它实现了系统的抢答器线路测试功能.第一抢答信号的鉴别和锁存功能等其它功能；计分模块（JFQ）实现计分功能；计时模块（JSQ）

5、则具有倒计时及计时完毕功能；显示模块（YMQ）具有数码显示分数功能。图2.1.0抢答器系统结构一个显示分数原理分析：将电路分为三个主要模块：抢答鉴别模块QDJB；计时模块JSQ；记分模块JFQ。可用静态显示，使用4个数码管，两个显示计时，一个显示组别，四、方案设计与论证设计分析与设计思路：1）抢答器同时供4名选手或4个代表队比赛，抢答按钮分别用ABCD表示，ABCD为高电平则表示相应的按钮被按下。2）系统清零信号CLR，系统时钟信号CLK，记分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA；

6、TB。3）系统的输出信号有：四组抢答成功与否的指示灯控制信号输出口LEDA；LEDB；LEDC；LEDD，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号若干，各组记分动态显示的控制信号若干。4）本系统应具有的功能有：第一抢答信号的鉴别和锁存功能，抢答计时功能，各组得分的累加和动态显示功能，抢答犯规记录功能。五、各个模块的程序实现与仿真分析1、抢答鉴别模块QDJB15各组的抢答输入信号ABCD的排列组合在理论上应该有16种可能情况，但实际上由于芯片的反应速度快到一定的程度时，两组以上同时抢答成功的可能性很小，所以设计时可只考

7、虑ABCD分别抢答成功的四种情况。其VHDL源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYQDJBIS PORT(CLR: INSTD_LOGIC;      A,B,C,D: INSTD_LOGIC; --4个组      A1,B1,C1,D1: OUTSTD_LOGIC;      STATES: OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYQDJB;ARCHITECTUREARTOFQDJBISsignala_1,b_1,c_1,d_1:S

8、TD_LOGIC; BEGIN PROCESS(CLR,A,B,C,D)IS BEGINIFCLR='1'THENSTATES<="0000";a_1<='0';b_1<='0';c_1<='