vhdl基本语素、语法、语句(杨)

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1、数字电路与逻辑设计一、基于VHDL的组合逻辑分析数字电路与逻辑设计5-3-3基于VHDL的组合逻辑设计libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitysswrisport(d:instd_logic_vector(3downto0);y:outstd_logic);endsswr;实例1某数字电路的VHDL程序代码如下，请分析其逻辑功能architecturebehaveofsswrisbeginy<='0'whe

2、nd>=0andd<5else'1'whend>=5andd<10else'Z';endbehave;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityFBIisport(a,b,ci:instd_logic;y,cout:outstd_logic);endFBI;实例2某数字电路的VHDL程序代码如下，请分析其逻辑功能architecturebh2ofFBIisbeginy<=axorbxorci;cout<=(a

3、andb)or(aandci)or(bandci);endbh2;architecturebh1offull_bit_adderisbeginy<=((nota)and(notb)andci)or((nota)and(b)and(notci))or((a)and(notb)and(notci))or((a)and(b)and(ci));cout<=(bandci)or(aandci)or(aandb);endbh1;architecturebh2offull_bit_adderisbeginy<=axorbxorci;cout<=(aandb)or(aandci)or(b

4、andci);endbh2;configurationcon1offull_bit_adderisforbh2endfor;endcon1;二、VHDL硬件描述语言基础数字电路与逻辑设计5-3-3基于VHDL的组合逻辑设计VHDL硬件描述语言VHDL概述VHDL数据类型与数据对象VHDL命令语句一、VHDL概述VHDL是超高速集成电路硬件描述语言(VeryHighspeedIntegratedCircuitHardwareDescriptionLanguage)的英文缩写。语法和风格：（1）类似与现代高级编程语言，如C语言。（2）VHDL描述的是硬件，它包含许多硬件特有的

5、结构。硬件描述语言HDL：美国Iverson,1962VHDL硬件描述语言:20世纪80年代初,美国国防部VHSIC计划目的:方便电子设计文档的交流和成果的再利用一、VHDL概述VHDL发展历史1983年提出了硬件描述语言的标准化问题。1985年，第1版VHDL完成；1987年，国际电气与电子工程师协会（IEEE）将VHDL语言作为硬件描述语言的工业标准（IEEE1076）；1988年，美国国防部规定所有官方的ASIC设计都必须以VHDL作为设计描述语言，此后VHDL逐渐成为工业界标准。1993年，IEEE在87版本的基础上进行了若干修订，增修为IEEE1164标准；19

6、99年，IEEE又将数字模拟混合VHDL的版本作为工业标准，即IEEE1076.3;一、VHDL概述VHDL与电路图设计电路的方式不同：和电路图设计方式相比：（1）易于修改；（2）设计能力更强；（3）VHDL语言很方便：独立于器件设计；相同的程序代码可以用于不同厂家生产的器件。一、VHDL概述VHDL语言的程序结构LIBRARY（USE）-----库PACKAGE-------------程序包集合ENTITY--------------实体ARCHITECTURE-----结构体CONFIGURATION----配置语句一、VHDL概述一、VHDL概述include“s

7、tdio.h”;include“math.h”;intmain(void){inta,b,c;a=8;b=9;c=a+b;returnc;}Librarystd;Usestd.standard.all;Entityand2isPort(a,b:inbit;c:outbit);Endand2;Architecturea1ofand2isBeginc<=aandb;Enda1;VHDL程序C程序Library（库）是用于存放预先编译好的Package（程序包）。Package（程序包）中定义了基本的常数，数据类型，元件及子程序等。