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《verilog设计一四位计数器》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、FPGA与硬件描述语言实验报告学院：信息技术学院班级：专业：电子信息科学与技术姓名：日期：学号：1.实验目的1、熟悉行为级语法；2、熟悉有限状态机2.1实验内容设计一四位计数器，进行仿真，并检测输出结果；提示：在时钟上升沿，如果复位信号有效，则复位为0,如果复位信号无效，则计数器需要加一。2.2实验内容完成一个序列信号电路检测器，检测信号为10010，当检测到此序列时输出端口输出高电平，其余时间输出低电平。提示：先画出状态转换图或写出状态转换表，根据状态表或者状态图完成代码的设计；编写测试模块对该功能模块进行仿真。要求实验报告包括完整的状态转化图或者转化表。3实验记录序列信号电路检测器：
2、3.1功能块代码modulemian(z,x,clock,clear);outputz;regz;inputclock,clear;inputx;parameters0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s5=3'd5,s4=3'd4;reg[2:0]state;reg[2:0]next_state;always@(posedgeclock)if(clear)state<=s0;elsestate<=next_state;always@(state)begincase(state)s0:show=0;s1:show=0;s2:show=0;s3:show=0;s4
3、:show=0;s5:show=1;endcaseendalways@(xorstate)begincase(state)s0:if(x==0)next_state=s0;elsenext_state=s1;s1:if(x==0)next_state=s2;elsenext_state=s1;s2:if(x==0)next_state=s3;elsenext_state=s1;s3:if(x==0)next_state=s0;elsenext_state=s4;s4:if(x==0)next_state=s5;elsenext_state=s1;s5:if(x==0)next_state
4、=s0;elsenext_state=s1;endcaseendendmodule3.2测试模块代码modulestimulus_mv;wirez;regx;regclock,clear;mianMVP(z,x,clock,clear);initialbeginclock=0;forever#5clock=~clock;endinitialbeginclear=1;repeat(2)@(negedgeclock);clear=0;endinitialbegin#30x=1;#10x=0;#10x=0;#10x=1;#10x=0;endendmodule3.3仿真结果：1.输出：四位计数器
5、3.1功能块代码modulecounter(out,clock,clear);outputout;inputclock,clear;reg[3:0]out;always@(posedgeclockornegedgeclear)beginif(clear)out<=4'd0;elseout<=out+1;endendmodule3.2测试模块代码modulecounter_stimulus;regclock,clear;wire[3:0]out;initial$monitor($time,"count=%b,clear=%b",out[3:0],clear);counterMVP(out,
6、clock,clear);alwaysbeginclear=1'b1;#15clear=1'b0;#200clear=1'b1;#50clear=1'b1;endinitialbeginclock=1'b0;forever#5clock=~clock;endinitialbegin#400$Finish;endendmodule3.3仿真结果：4分析总结4.1遇到的问题及解决方法4.2实验心得及存在的问题
