组合逻辑电路与VHDL基本语法

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1、組合邏輯與VHDL基本語法VHDL數位電路實習與專題設計2VHDL數位電路實習與專題設計內容大綱2-1邏輯閘與邏輯電路2-2VHDL的基本架構2-3VHDL的指定敘述與基本語法2-4解碼器、多工器與編碼器2-5算術邏輯電路與階層式設計單元1：基本邏輯實習單元2：解碼器與編碼器實習單元3：算術邏輯電路實習3VHDL數位電路實習與專題設計2-1邏輯閘與邏輯電路4VHDL數位電路實習與專題設計2-1-1基本邏輯閘5VHDL數位電路實習與專題設計2-1-2布林代數方程式與笛摩根定理布林代數方程式笛摩根定理6VHDL數位電路實習與專題設計2

2、-1-3積之和型式的邏輯電路ABCY000000100101011010001011110111117VHDL數位電路實習與專題設計2-2邏輯閘與邏輯電路8VHDL數位電路實習與專題設計2-2-1VHDL的基本架構VHDL程式簡例AND_2abYentityand_2isport(a,b:instd_logic;Y:outstd_logic);endand_2;TheEntitydescribestheinputsandoutputsarchitecturedataflowofand_2isbeginY<=aandb;enddat

3、aflow;TheArchitecturedescribestheboxentityname9VHDL數位電路實習與專題設計VHDL的電路單體(Entity)ABYFENTITYNAND2isPORT(A,B:INbit;Y:OUTbit);ENDNAND2;ENTITY用來宣告電路的外部包裝，也就是設計體的介面ENTITY的描述以「Entity...IS...End」來表示2-2-1VHDL的基本架構10VHDL數位電路實習與專題設計以「Architecture..of..IS...Begin..End」來表示用以描述ENTIT

4、Y所涵蓋的電路行為特性和動作VHDL的電路架構(Architecture)architectureDataflowofNAND2isbeginC<=AnandB;endDataflow;ABC布林方程式表示式:C=(AB)’2-2-1VHDL的基本架構11VHDL數位電路實習與專題設計2-2-2資料型態與運算子資料物件常數（Constants）在VHDL語言中，我們將固定值宣告成常數，它類以C語言中以#define來設定常數值的作法。例如:ConstantA:Std_logic_vector(3downto0):=“0011”;訊

5、號（Signals）訊號可以用來宣告所有元件內部的信號線或內接腳位。例如:SignalA：Std_Logic_vector(4downto0);Signaltemp:bit_vector(0to3);變數（Variables）Variabletemp:Std_logic:=‘0’;Variabletemp:Std_logic_Vector(3downto0);VariableA,B:Boolean:=False;12VHDL數位電路實習與專題設計2-2-2資料型態與運算子資料型別邏輯訊號在邏輯訊號中，我們用std_logic和bi

6、t來宣告邏輯位元，另外用std_logic_vector和bit_vector來宣告多位元的邏輯訊號。在VHDL中，標準邏輯（STD_LOGIC）訊號型式定義是：typestd_logicis(‘X’--Forcingunknown‘0’--Forcingzero‘1’--Forcingone‘Z’--Highimpedance‘W’--Weakunknown‘L’--Weakzero‘H’--Weakone‘-’);--Don’tcare13VHDL數位電路實習與專題設計2-2-2資料型態與運算子在VHDL語法中，一群BIT即可

7、以構成Bit_Vector，而一群Std_Logic也可組成Std_Logic_Vector序列。S1S0Y1Y0Y2Y3SIGNALS:std_logic_vector(1downto0);SIGNALY:std_logic_vector(3downto0);SIGNALS1,S0:std_logic;SIGNALY3,Y2,Y1,Y0:std_logic;14VHDL數位電路實習與專題設計2-2-2資料型態與運算子數值訊號整數:VHDL語言中的整數數值範圍從到，它是以32位元的bit_vector來定義整數的範圍的。例如:Si

8、gnalA：Integer;--32位元數值宣告SignalB,C：Integerrange0to7;--3位元數值宣告VariableINT_S:Integer;--32位元數值宣告無號整數(UNSIGNED)序列宣告:宣告成整數的訊號是一種數值