基于CPLD的数字电子技术实验报告

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1、数字电子技术基础姓名：余越崎学号11211171班级：通信1107班目录一.实验冃的2二.技术指标及设计要求2三.设计方案及论证2四.制作与调试过程5五.系统使用说明11六.系统测试12七.个人感想14・实验目的H动增益数字控制电路是一种在输入信号变化很大的情况下，输出信号保持恒定或在较小的范围内波动的电路。在通信设备中，特别是在通信接收设备中起着重要的作用。它能够保证接收机在接收弱信号时增益高，在接收强信号时增益低，使输出保持适当的电平，不至于因为输入信号太小而无法」E常工作，也不至于因为输入信号过人而使接收机发生堵塞或饱和

2、。掌握屮频白动增益数字电路设计可以提高V牛系统地构思问题和解决问题的能力。通过自动增益数字电路实验可以系统地归纳用加法器、A/D和D/A转换电路设计加法、减法、乘法、除法和数字控制模块电路技术，培养学生通过现彖分析电路结构特点，进而改善电路的能力。二.技术指标及设计要求2.1基本要求(1)用加法器实现2位乘法电路。(2)用4位加法器实现可控累加(加/减，・9到9,加数步长为3)电路。(3)用4位移位寄存器实现可控乘/除法(2到8,乘数步长为2")电路。2.2发挥部分(1)用A/DC0809和D/AC0832实现8k〜10k模拟

3、信号和8位数字信号输入，模拟信号输出的可控乘/除法电路。(2)设计一个电路，输入信号50mV到5V峰峰值，1KHZ〜10KHZ的正弦波信号，输出信号为3到4V的同频率，不失真的正弦波信号。精度为8位，负载500Q。(3)发挥部分(2)屮，若输出成为肓流，电路如何更改。三.设计方案及论证3.1基础部分方案一(1)用加法器实现2位乘法电路。•设两位二进制分别为A1A0和B1B0,输出为S3S2S1S0。计算过程如图2・1。AiAbXBiBoAxBqRo+ABiBlSiSi"❶Ro图2・1两位二进制乘法•相乘可以用与门（74LS0

4、8）或译码器（74LS138）实现。相加对以用快速进位集成4位加法器（74283）实现。引脚图如图2・2。75Q却护占扑汙274LS283O8刃®图2-274LS283引脚图（2）用4位加法器实现可控累加（加/减，・9到9,加数步长为3）电路。需要可控加法与减法，可控步长3、6、9,计数范围・9到9。减法可以转换为减法來实现：A・B=A+（・B）=（A+（・B））补二A补+（-B）反+1。需要用到加法器74283、异或门74LS86、与门74LS08、锁存器74LS175及译码电路。（3）用4位移位寄存器实现可控乘/除法（2到

5、8,乘数步长为2"）电路。需要可控乘法与除法，可控步长2、4、8,计数范围2到8。利用双向移位寄存器（74LS194）,左移为乘、右移为除。还需要用到加法器74283、或门74LS32、与门74LS08、锁存器74LS175及译码电路。图2・3为74LS194。Ro123LPsDDDDSLC0123^exo*exQCR16图2-374LS194引脚图方案二使用CPLD可编程逻辑器件实现电路。在实际的设计与制作过程中，我们发现如果采用上述方案选用的芯片直接在实验板上进行焊接操作，不仅工作繁琐，□由于協耍手工焊接的焊点数量大，走线

6、复朵，难免会有一些虚炸，脱炸现彖，导致出错率高，不易检查和修正。对于以上问题，我们通过查找资料，自学了CPLD的使用，本次实验我们采用的是MAX7000S系列的EPM7128SLC84-15N，该芯片有84个引脚(如图4-3所示),其中5根用于ISP(TnSystemProgrammable)K载，可方便地対其进彳亍系统编程。此器件内集成了6000个门，其中典型可用门为2500个：有8个逻辑阵列块，有128个宏单元，每个宏单元都有独立的可编程电源控制，最多可以节省50%的功耗，宏单元内的寄存器具有单独的时钟和复位等信号；有60

7、个可用I/O口，可单独配置为输入、输出及双向工作方式；有2个全局时钟及一个全局使能端和一个全局清除端。EPM7128SLC84-15支持多种电压口，具有最小5ns的引脚到引脚的逻辑时延,最高可测175.4MHz的计数频率,并支持多种编程方式，同时可利用Altera公司的开发软件QuartusII方便地进行仿真、综合和下载。3.2发挥部分要实现数字自动增益，需要使用到A/D,D/A以及相应的数字辭件。A/D将模拟信号转换成数字信号，数字信号经过处理，传递到D/A,转换成模拟信号。系统结构设计整个系统如图所示，一共分成三个部分。第

8、一•部分A/D模数转换，将模拟信号转换成数字信号。如图所示8位ADC0809连接电路，输出的8位数字量和输入模拟信号ui成正比。输入模拟信号越大，输出数字量越大。第二部分锁存器，将A/D转换的数字信号锁存住。第三部分，将数字信号通过D/A转换出来，其木质是拓展一的除法电路。集