【精品】08.基础电路设计(八)数位电路设计盲点实例与对策

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1、er電子設計資源胡■DESIGNvww.cede】gn.con.基礎電路設計(A)數位電路設計盲點實例與對策宇量內容標題導覽:I有關Tinninq的設計肓點

2、有關資料傳輸的設計肓點有關消耗電流的設計肓點丨有關HDL編寫的肓點

3、冇關數位電路設計盲點的內容，將分別針對Tinning、資料傳輸、消耗電流、HDL編寫等項冃，輔以實例進行現象、原因分析以及對策探討。首先要介紹的是二進位計數器(BinaryCounter)的設計。有關Tinning的設計盲點［二進位計數器］二進位計數器經常被用來作外部輸入脈衝的同步化，此外計數器的輸出可負載(Load)到計數器本身，如果某種原因使得同步信號消失，可因爲二進

4、位計數器持續維持輸OJTinnMg，直到同步信號恢復止常再度取得同步爲止，而且二進位計數器具冇抗噪訊特性，所以是種廣被使用的電路Block。※現象圖1-1是典型的二進位計數器亀路，該電路是將0〜5計數(Count)，將6Counter，不過由於某種原因使得同步信號與計數器(Counter)的輸出Tinning產生偏差，就會像產生如圖1所示的電路輸出持續偏差現象。負載信號二進位計數器♦cico未ResetLD將4解碼•I0)Qi-^5——A10?Q6QjDeQ■■■■—11—J57解碼器卜輸出圖1・1同步計數器尖敗例Sync*-1正常時的解碼輸出小異常時的LD脈衝2r>T•11>1>1

5、LtJiH>Hi«1•1(b)異常時的TinningChart圖1-2IE常與異常Tinning波形比較※原因分析FlipFlop可keep已負載於二進位計數器LD的信號，因此若是忘記將「FlipFlop」Reset就會發生上述現象。爲了符合設計規格因此利用圖-3的二進位計數器輸出，不過由於圖1-1的電路，負載之前已將Tinning解碼(Decoder)，並用DFlipFlop將該信號延遲一位元(

6、Bit)作成LoadTinning，因此某種原因使得同步信號與後段FlipFlop判定(Assert)Tinning延遲一位元時，Tinning就會持續維持輸出偏差狀態。二進位計數器I負載信遍將5解碼♦解碼器L輸出■1V圖1-3—般同步計數器設計責例・※對策根據電路Block的動作特性進行延遲計算，通常設計上不會有任何問題，因此採用如H1-4所示的對策，如杲因爲負載信號的傳輸延遲造成延遲(delay)，祇需在圖1-4後面的DFlipFlop作Load就可解決上述問題。圖1-1的■亀路原先是與圖1-3的電路相同，不過可能是進行BreadBoard評鑑測試時發生解碼錯誤(miss)，或者是負載信號

7、傳輸的LineDelay無法滿足SetUp與HoldTinning‘因此插入DFlipFlop作CarelessMiss對策。自載信號OFFa圖1・4Load部份修改後的計數將4解碼*二進位計數器口8-E3SIKQ3-666104>cl【夾雜延遲無法提高Clock頻率】※現象這是經常發生的典型失敗設計實例，主要原因是計數器的IllegalState對策不常造成Clock頻率無法提高。在理論合成階段理論壓縮的PLD，冇許多悄況雖然不致構成障礙，然而實際上卻潛伏許多無法釐清肓點。圖2-1是十進位計數器設計實例，圖中的3至8LineDecoder相當於74137的TTLMicro。※原因分析如上所述

8、Clock頻率無法提高，主要原因是不當的IllegalState對策所造成。由於IllegalState對策上因爲某種因，使得必要的Counter以外的値插入State，爲了順利冋復原正常狀態因此設置IllegalState，不過該對策卻會壓迫動作性能，造成本末倒置的反效果o二進位計數器3至8LineDecoderClCOLDEABe一般負載條件圖不當的Illegal-State對策實※對策將IllegalState對策降至最小範圍，根據StateMachine的情況充分檢討，設法使Clock數能回復原正常狀態，且不會產生其它問題。尤其是二進位計數器（BinaryCounter），可以應用過去

9、DiscLeadIC設計手法，簡化IllegalState的Decoder。圖2-2是根據上述方式設計的電路圖，如圖所示IllegalState（此時爲Ah以上）的Decoder是由負載條件決定，並刻3®FlipFlop的輸出變成1，再使負載條件能完全成立進行Decoder（此時爲Bh，Dh，Fh），進而使電路恢復正常狀態。二進位計數器將1X1解碼IS12-2典塑的IllegalState對策實例