数字电路设计盲点实例与对策

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1、数字电路设计盲点实例与对策时间:2008-01-23来源:作者:宇量点击：1036字体大小:【大中小】介绍有关数字电路设计盲点的内容，将分别针对Tinning、数据传输、消耗电流、HDL编写等项目，辅以实例进行现象、原因分析以及对策探讨。首先要介绍的是二进制计数器(BinaryCounter)的设计。　有关Tinning的设计盲点【二进制计数器】二进制计数器经常被用来作外部输入脉冲的同步化，此外计数器的输出可负载(Load)到计数器本身，如果某种原因使得同步信号消失，可因为二进制计数器持续维持输

2、出Tinning，直到同步信号恢复正常再度取得同步为止，而且二进制计数器具有抗噪讯特性，所以是种广被使用的电路Block。※现象图1-1是典型的二进制计数器电路，该电路是将0～5计数(Count)，将6Counter，不过由于某种原因使得同步信号与计数器(Counter)的输出Tinning产生偏差，就会像产生如图1-2所示的电路输出持续偏差现象。※原因分析FlipFlop可keep已负载于二进制计数器LD的信号，因此若是忘记将「FlipFlop」Reset就会发生上述现象。为了符合设计规格因此

3、利用图1-3的二进制计数器输出，不过由于图1-1的电路，负载之前已将Tinning译码(Decoder)，并用DFlipFlop将该信号延迟一位(Bit)作成LoadTinning，因此某种原因使得同步信号与后段FlipFlop判定(Assert)Tinning延迟一位时，Tinning就会持续维持输出偏差状态。※对策根据电路Block的动作特性进行延迟计算，通常设计上不会有任何问题，因此采用如图1-4所示的对策，如果因为负载信号的传输延迟造成延迟(delay)，祇需在图1-4后面的DFlipF

4、lop作Load就可解决上述问题。图1-1的电路原先是与图1-3的电路相同，不过可能是进行BreadBoard评鉴测试时发生译码错误(miss)，或者是负载信号传输的LineDelay无法满足SetUp与HoldTinning，因此插入DFlipFlop作CarelessMiss对策。【夹杂延迟无法提高Clock频率】※现象这是经常发生的典型失败设计实例，主要原因是计数器的IllegalState对策不当造成Clock频率无法提高。在理论合成阶段理论压缩的PLD，有许多情况虽然不致构成障碍，然而

5、实际上却潜伏许多无法厘清盲点。图2-1是十进制计数器设计实例，图中的3至8LineDecoder相当于74137的TTLMicro。※原因分析如上所述Clock频率无法提高，主要原因是不当的IllegalState对策所造成。由于IllegalState对策上因为某种因，使得必要的Counter以外的值插入State，为了顺利回复原正常状态因此设置IllegalState，不过该对策却会压迫动作性能，造成本末倒置的反效果。※对策将IllegalState对策降至最小范围，根据StateMachi

6、ne的情况充分检讨，设法使Clock数能回复原正常状态，且不会产生其它问题。尤其是二进制计数器(BinaryCounter)，可以应用过去DiscLeadIC设计手法，简化IllegalState的Decoder。图2-2是根据上述方式设计的电路图，如图所示IllegalState(此时为Ah以上)的Decoder是由负载条件决定，并刻意使FlipFlop的输出变成1，再使负载条件能完全成立进行Decoder(此时为Bh，Dh，Fh)，进而使电路恢复正常状态。【计数器切换造成分布不均】※现象为制

7、作时间分析仪因此在输入端分别设置可储存检测中的数据的计数器，以及可将数据记忆至Memory的计数器(Counter)，不过由于计数器产生分布不均现象，所以无法正确检测。时间分析仪又称为「MultiChannelAnalyzer」，它的主要功能是将时间分割作信号分类。图3-1是2频时间分析仪的CounterChannel切换电路，图中的InOSwitch是用来作初期化，图中的下半段是产生频道切换时间的电路，本电路图是美国BeigeBagSoftware公司设计的SpiceA-D2000Versio

8、n3.0.2。Sig主要用意是希望用时间分析仪检测的脉冲，Out1是区分成CounterU6脉冲，它是用信号Sel进行区分，当Sel为「H」时利用计数器(Counter)U4计数(Count)，若是「L」时则利用计数器(Counter)U6计数(Count)。此外脉冲在区分成U4时会读取U6的数据，脉冲在区分成U6(Out3)时会读取U4(Out2)的数据(位图标)。U9与U10在切换计数器(Counter)时会将U4与U6清除(Clear)。此外从计数器读取数据后会作清除动作，因此利用U13、