数字电子技术4. 组合逻辑电路

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1、数字电子技术第4章组合逻辑电路学习要点：组合电路的分析方法和设计方法利用数据选择器和可编程逻辑器件进行　逻辑设计的方法加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法第4章组合逻辑电路4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3常用中规模组合逻辑部件的原理和应用4.4组合逻辑电路中的竞争与冒险退出组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）4.1组合逻辑电路的分析逻辑图逻辑表达式11最简与或表达式化简22从输入到输出逐级写出最简与或表达式3真值表34电路的逻辑功能当输入A、B、C中有2个或3个为1时，

2、输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4逻辑图逻辑表达式例：最简与或表达式真值表用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能真值表电路功能描述4.2组合逻辑电路的设计例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关

3、关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。1穷举法12逻辑表达式或卡诺图最简与或表达式化简32已为最简与或表达式4逻辑变换5逻辑电路图用与非门实现用异或门实现真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要

4、求列出真值表。1穷举法122逻辑表达式3卡诺图最简与或表达式化简45逻辑变换6逻辑电路图3化简4111Y=AB+AC56本节小结①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。②组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。③组合电路的设计步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。④组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。在许

5、多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。4.3常用中规模组合逻辑部件的原理和应用4.3.1半加器和全加器4.3.2编码器与译码器4.3.3数据选择器及多路分配器退出4.3.4数字比较器1、半加器4.3.1半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位4.3常用中规模组合逻辑部件的原理和应用2、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，

6、Ci+1：向高位的进位。全加器的逻辑图和逻辑符号用与门和或门实现用与或非门实现先求Si和Ci+1。为此，合并值为0的最小项。再取反，得：取反的是最小项中的“0”项实现多位二进制数相加的电路称为加法器。(1)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。3、多位二进制加法(2)并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式超前进位发生器加法器的级连集成二进制4位超前进位加法器（1)8421BCD码转换为余3

7、码8421BCD码+0011=余3码(2)二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。4、全加器的应用(3)二-十进制加法器修正条件本节小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度

8、较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、