第二讲_VHDL代码结构

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1、第二章VHDL代码结构VHDL代码基本单元库声明库的种类库的声明实体构造体例题1VHDL代码基本单元一段独立的VHDL代码至少包括三个部分：库（Library）声明：如ieee,std,work等实体（Entity）：I/OPin构造体（Architecture）或结构体：具体描述电路所要实现的功能2一、库将常用代码存放到库中有利于设计的复用和代码共享，也可使代码结构更清晰；库的典型结构：库包集函数过程元件常量类型库是一些常用代码的集合。一个库的基本组成部分31.1、库的种类VHDL有3个常用的库：1）I

2、EEE库定义了四个常用的程序包：•std_logic_1164(std_logic（8值逻辑）&std_ulogic（9值逻辑））•std_logic_arith(signed、unsigned数据类型的算术、比较运算函数)•std_logic_signed(std_logic_vector类型数据的一些signed运算操作函数)•std_logic_unsigned(std_logic_vector类型数据的一些unsigned运算操作函数)42）STD库（默认库）VHDL的标准资源库，包括数据类型和输入/输

3、出文本等内容。库中包集有：standard和textio。3）WORK库（默认库）当前工作库，当前设计的所有代码都存放在work库中，无需声明。51.2、库的声明在使用库之前，首先需要对库进行声明。用关健字library说明要使用的库，用关健字use说明要使用的库中的程序包。库的声明总是放在实体单元前面，默认库可不作说明。库的作用范围：仅限于所说明的设计实体。每一个设计实体都必须有自已完整的库说明语句。LIBRARYlibrary_name；USElibrary_name.package_name.packag

4、e_parts;6库中常用的3个包集：ieee.std_logic_1164(ieee库)standard(std库)work例：libraryieee；useieee.std_logic_1164.all；useieee.std_logic_unsigned.conv_integer;7二、实体（ENTITY）实体：定义电路的输入输出端口或引脚。端口声明：确定输入、输出端口的数目和类型。语法结构：ENTITYISPort（port_name1{，port_name2}:signal_

5、modesignal_type;port_name3:signal_modesignal_type;…）END;8端口的信号模式（signal_mode）：in:输入型，单向引脚，只读。out:输出型，单向引脚，不能供电路内部使用。inout:输入输出型，双向引脚，可读也可写。buffer:缓冲型，与out相似，但可供电路内部使用。电路INOUTINOUTBUFFER91工作B=A传输结果ENG1G20A=B工作原理高阻态工作高阻态out和buffer的典型结构：用法如P112页out

6、1/out2的使用inout的典型结构：多用于数据总线的设计，节省引脚数目！EN1ENG1EN1ENG2BA10信号的类型：BIT、STD_LOGIC、INTEGER等；实体ENTITY的命名：不要与VHDL关键字冲突。例子：基本的与非门---纯组合逻辑abcENTITYnand_gateISPORT(a,b:INBIT;x:OUTBIT);ENDnand_gate;11作用：描述电路行为和实现功能，如定义元件及内部的连接关系。两个组成部分：声明部分（可选），对数据类型、常量、信号等元素进行声明。代码部分（

7、BEGIN与END之间）：描述电路的行为或功能。名称：不能与VHDL关键字冲突，可与ENTITY同名；三、构造体（ARCHITECTURE）或结构体12注：同一实体的结构体不能同名。定义语句中的常数、信号不能与实体中的端口同名。architecture结构体名称of实体名称is[声明语句]内部信号、常数、数据类型、子程序（函数、过程）、元件等的说明；begin（代码）；end结构体名称；构造体的语法：13构造体举例：ARCHITECTUREmyarchOFnand_gateISBEGINx<=aNANDb;EN

8、Dmyarch;14例题例1带有异步复位端的D触发器—纯时序逻辑DFFaclkrstq功能描述：rst=‘1’时，输出q置低电平；否则，时钟信号上升沿时输入的值传递给输出q；注意：时序电路电路随着时钟节拍一步一步地顺序工作顺序执行的代码151-----------------------------------------------------------------------