深硅槽的刻蚀研究

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1、2003年10月第十二届全国电子束、离子束、光子束学术会北京深硅槽的刻蚀研究赵玉印欧文中国科学院微电子中心100029摘要在集成电路技术中，深硅槽主要用于双极集成电路中的隔离以及DRAM中的电容制作。由于双极集成电路中的工作电流大，深硅槽隔离技术对于双极集成电路来说是非常重要的，同时也能减少器件面积，而对于DRAM制作，深硅槽能制备出大电容，并占用较小的面积。在深沟隔离和深槽电容中，深硅槽的刻蚀技术是很关键的，本文对深硅槽的刻蚀进行了研究。l引言在双极集成电路中，由于工作电流大，所以对隔离的要求非常高。深沟隔离技术由于能大大减小器件面积和c—s寄生电容，能显著

2、提高NPN管的高频特性，增大集电极一集电极之问的击穿电压，因而在职极集成电路中得到广泛的应用；而在CMOS中，埋层、外延层和深沟隔离的联合使用，能彻底消除闩锁效应1。而对于制作DRAM器件，如果不采用高k的介质材料，则制作平面电容需要占用很大的芯片面积，而采用深硅槽制作DRAM电容，则占用很小的芯片面积，因而也是常用的技术。深硅槽的刻蚀技术是实现深沟隔离技术和制作DRAM硅槽电容得很重要的技术，它必须满足器件的要求，主要关键点如下：1)刻蚀之前，要刻蚀掉的硅区必须清洗干净，同时也要去掉上面的自然氧化层，因为任何自然氧化物的存在都将引起沟槽底部出现“黑硅”(表面

3、沾污)。2)要注意控制刻蚀剖面，保持深硅槽一定的倾斜度也是非常重要的，这能保证深硅槽能刻到一定深度，同时又能实现无空洞的填充“。3)在刻蚀快结束时，用各向同性的湿法代替干法，这样可以在沟道底形成光滑的阋角，使在以后的氧化工艺过程中不会产生由于压力而引起的缺陷”。4)阻挡层的选择是重要的，要满足前面所说的深硅槽倾斜度的要求，这种阻挡层对硅的选择比不要太高，最好是低于l：104。本文采用C1。／HBr、SF。／o。和C11／BCl，／SF。三种气体组分分别进行了深硅槽的刻蚀，并对结果进行了分析。2实验及结果分析我们在工艺研究过程中采用的是4英寸的硅外延片，埋层加外

4、延层的厚度约为5um，因此要求能刻蚀出大于6um的沟槽，版图上所有的沟槽的宽度为1．2微米。对于阻挡层，为了与标准的CMOS工艺兼容，不能采用含金属原子的材料，因为这种材料中所含的金属原子可能会对一些高温设备带来污染⋯。因此，我们采用国际上常用的三层掩膜结构TEOS／Si。Na／siO!。我们采用了cl。／}mr、sFe／O。和C17／BCl。／SFe三种气体组分分别进行了深硅槽的刻蚀，首先我国家重点基础研究专项经费G20000365和国家自然科学基金60276023资助项目。2003年10月第十二届全国电子束、离子束、光子束学术会北京们采用了cl：和HBr作

5、为主刻气体，这种气体组合，Si对SiO。的刻蚀选择比很高(大于20：1)，得到的深沟形状很好，但是这种气体组合，刻蚀速率极慢，而且，由于HBr的存在，很容易在硅表面生成聚合物，这样，刻蚀时间稍微一长，沟道里就会形成黑硅，所以用这种方法，不可能刻出深为6um，宽度小于2um的非常洁净的沟槽出来，如图1所示。图l、采用C11／HBr气体组分刻蚀的硅槽的SEM照片特点：表面发黑，刻蚀不能继续进行下去，因而刻不出大于6um的深硅槽。为了解决采用上一种气体组合出现的问题，我们采用了sFn／O。的气体组分，这一气体组分刻硅槽，刻蚀速度快，由于没有HBr，没有生成聚合物，表

6、面很干净，但是刻蚀的各向异性不好，其剖面形状大致如图2所示。如果加大0：组分，虽然在各向异性方面有所改善，但由于0：组分的增加，刻胶加快，沟槽宽度依然很大，不能满足要求。图2、采用sFe／O。组分的深硅槽刻蚀剖面示意图特点：硅槽宽度：4um硅槽深度：4．5um增加氧含量后，各向异性得到改善，但沟槽宽度依然很大。为解决上一气体组分带来的硅槽张口太大的问题，我们采用C1。／BCl。／SF。，气体组分，在其中加入SF。是为了增加刻蚀速率。这一气体组分去胶的速率比较快，因此必须采用TEOS／Si。Na／siO：一243一石一叫．2003年10月第十二届全国电子束、离子

7、束、光子束学术会北京阻挡层．该气体组分刻SiOz的速率也比较快向的胶去掉。加大BC]。的成分，并降低功率因此在刻蚀过程中，虽然加了阻挡层，但并不把上可以获得好的硅槽形状，如图3所示。图3、采用C1：／BCl。／SFe刻蚀的硅槽的SEM剖面照片特点：表面干净，侧壁形状好，有一定的倾斜度。采用C1：／BCl=，／SF。气体组分．随着刻蚀深度的增加，在底角处，会形成一个小槽，如图4所示。分析其原因，应该是轰击的等离子体被侧壁反射形成的。由于侧壁并非陡直，所以垂直而下的轰击等离子体会被倾斜的侧壁反射一部分，这种反射会加大沟底两侧的轰击离子的密度，这就会大大加快这些区域

8、的刻蚀速率。刻蚀时间越长，边上的小沟就