8.2CMOS静态组合门电路的延迟(速度)

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1、半导体集成电路9/21/2021CMOS静态组合门电路的延迟（速度）9/21/2021延迟时间实测方法9/21/2021本节内容延迟时间的估算方法负载电容的估算传输延迟时间估算举例缓冲器最优化设计9/21/2021一、延迟时间的估算方法RNVin=VDDVin=0VinVout设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应tPLHtPHL等效电阻负载电容反相器的延迟9/21/20211个PMOS导通时，tPLH~0.69CLRP2个PMOS导通时，tPLH~0.69CL×(RP/2)2个NMOS导通时，t

2、PHL~0.69CL×2RNCMOS与非门的延迟一般只关注最坏的情况9/21/2021等效电阻的估算等效（平均）电阻一般取0.75R0VDDVDDR0L:0.25umW:0.5umR0约8K欧9/21/2021负载电容的估算CselfCwireCfanoutCload=Cself+Cwire+Cfanout总负载电容自身电容连线电容扇出电容CGCGCG9/21/2021扇出电容负载电容的估算（cont.)Cfanout＝∑CGVinVoutCGpCGnCG＝CGn+CGp9/21/2021GateP_SUBn+Sn+DCG

3、CCGDOCGSO截止(VGSVTH,VDS

4、+DCGCCGDOCGSO饱和区(VGS>VTH,VDS>VGS-VTH)9/21/2021自身电容负载电容的估算（cont.)GSDRSCGSCGDCGBRGRDCDBCSBB设输入为阶跃信号，则Vout从0上升(或从VDD下降）到0.5VDD时，晶体管（对于短沟道晶体管）处于截止或饱和态，因此CGD只剩交叠电容。VinVoutCGS、CSB、CGB与输出端D无关只有扩散电容CDB和CGD与输出端D有关9/21/20219/21/2021MOSFET交叠电容GateP_SUBn+Sn+DCGCCGDOCGSOCGSO和C

5、GDO—交叠电容，由源漏横向扩散形成，值一定CGDO2CGDO栅漏密勒电容9/21/2021自身电容负载电容的估算（cont.)因此，自身电容为：Cself=CDBn+2CGDOn+CDBp+2CGDOp2CGDOVoutCDBpCDBn连线电容短线可忽略，长线需考虑深亚微米级后，连线电容变得不可忽略9/21/2021CMOS逻辑门传输延迟举例反相器2输入与非门2输入与非门*等效电阻相同：电容比反相器大4/3倍。*输入电容相同：电阻比反相器大4/3倍。忽略中间漏极电容忽略连线电容9/21/2021反向器2输入与非门2输入或

6、非门FO=1CMOS逻辑门传输延迟举例9/21/2021各种CMOS门电路的传输延迟0.75CinvR0反向器N输入逻辑门LE倍自身延迟时间：反向器为t0,n输入逻辑门为nt0后级负载延迟时间：0.75CinvR0:FO=1时，反向器的延迟时间f:FanoutLE:LogicalEffort输入信号数反向器9/21/2021传输延迟时间的估算：8输入AND输入信号数反向器当FO=1时，哪一种逻辑组合速度更快?9/21/2021缓冲器速度最优化设计CL=160fFWP=2mmWn=1mmCD.n=1fF/mm,CG.n=1.

7、5fF/mm,R0.n=4kW/mmtpHLτ=0.75R0C=0.75R0CSelf+0.75R0CL=0.75(31fF)4kW+0.75160fF4kW=500pStpHL=0.69τ=345pS约为3M忽略连线电容9/21/2021缓冲器速度最优化设计C=160fFWP=2mmWn=1mmτ=0.75R0C减小减小R0加大反相器管子的宽长比在改善了本级电路延迟时间的同时加大了本身的栅极电容9/21/2021缓冲器速度最优化设计CD.n=1fF/mm,CG.n=1.5fF/mm,R0.n=4kW/mmτ=0.

8、75{(3f+13.5f)4kW+(9f+40.5f)4kW/3+(27f+160f)4kW/9}=162pStpHL=0.69τ=112pSC=160fFWP=2mmWn=1mmWP=6mmWn=3mmWP=18mmWn=9mm9/21/2021缓冲器速度最优化设计快速缓冲器尺寸3倍3倍逐段增