05-数字逻辑3

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1、时序逻辑◎什么是时序逻辑◎锁存器（Latch）◎触发器（FlipFlop）◎寄存器（Register）◎计数器（Counter）什么是时序逻辑组合电路是：电路某一时刻的输出（Z1，…，Zm）仅仅决定于该时刻的输入（x1，…，xn），而与以前各时刻的输入无关。时序电路是：电路某一时刻的输出（Z1，…，Zm）不仅决定于该时刻的输入（x1，…，xn），还与前一时刻的状态(y1，…，ys)有关。前一时刻的状态就是存储电路的输出。时序逻辑m个输入n个输出k个反馈逻辑门电路（组合逻辑）反馈回路时序电路由组合电路和存储电路两部

2、分电路组成。①　由具有“记忆”功能的“存储电路”记住电路当前时刻的状态，并产生下一时刻的状态；②　存储电路的基本单元电路是“触发器”；③　电路必须具有“反馈”功能，增加两组反馈线;④“状态”概念十分重要。存储电路当前时刻的状态，称为“现态”或“原态”；下一时刻的状态，称为“次态”或“新态”。时序电路特点与非门接成的RS锁存器（RSLatch）与非门RS锁存器真值表输入端SR输出端F00011011不允许状态01保持原状二、触发器特点：三、触发器分类：能够存储一位二进制信息的基本单元。1.有两个能够保持的稳定状态，

3、分别用来表示逻辑0和逻辑1。2.在适当输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能将获得的新状态保存下来。按触发方式分：电位触发方式、主从触发方式及边沿触发方式。按逻辑功能分：R-S触发器、D触发器、J-K触发器和T触发器。一、触发器触发器（FlipFlop)时钟控制的触发器在数字系统中，为协调各部分的动作，常常要求某些触发器于同一时刻动作。必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，简称时钟，用CP表示。通常将时钟控制的触发器分为

4、RS触发器、D触发器、JK触发器、T触发器等几种类型。钟控R-S触发器的等效电路钟控R-S触发器（RSF/F)方框图符号负沿触发型正沿触发型完整的R-S触发器真值表输入端RS输出端Fn（前一状态）Fn+1（目前状态）000001010101011110100100111101××J-K触发器（JKF/F)为了改善R-S触发器的“不允许状态”，因此推出了J-K触发器，J-K触发器的J端相当于R-S触发器的S（Set；当S＝1，输出端F会被设定为1）端，而K端也相当于R（Reset；当R＝1，输出端Fn+1会被重新设

5、定为0）端。当JK=00时，输出端Fn+1会“保持”在此前（上一个）的状态，而不会有所改变。又当JK=11时，输出端Fn+1会“改变”此前（上一个）的状态，再也不会出现如R-S触发器的“不允许”状态。J-K触发器真值表时钟脉冲CK输入端JK输出端Fn+10××没有作用111100011011保持原状01改变状态J-K触发器逻辑门接线图J-K触发器符号图负沿触发型正沿触发型J-K触发器详细真值表时钟脉冲CK输入端JK输出端Fn（前一状态）Fn+1（目前状态）0×××不会影响110000010111010101001

6、1101001111111110110D型触发器（DTypeF/F)D型触发器的“D”有双重的意义，既可以是Data（数据信息），也可以是Delay（延迟）。因此D（Data或Delay）型触发器有：可以储存数据信息或将信息延迟一段时间后再输出的功能。这样可以将信息延迟一段时间后再输出的功能，相当于是将数据信息暂存一段时间的效果，这就是寄存器的特性。D型触发器符号D型触发器真值表时钟脉冲CK输入端D输出端F时钟脉冲CK输入端D输出端FnFn+1×没有作用××没有作用0000010011110111

7、T型触发器（TTypeF/F)T型触发器的“T”就是Toggle的意思。Toggle是拴牢的意思，表示当每次时钟脉冲信号（CK）来临时，若T为1，则输出Fn+1会改变状态，即输出会由0变为1或由1变为0。但是如果T为0时，输出Fn+1不会改变，也就是说输出仍然保持在原来的状态。T型触发器符号T型触发器真值表时钟脉冲CK输入端D输出端F时钟脉冲CK输入端D输出端FnFn+1×没有作用××没有作用0保持原状0001011改变状态110110寄存器（Register）寄存器(Register)有存储寄存

8、器、移位寄存器等。不管是哪一种寄存器，其实都是由触发器组成的，触发器对数据信息的输入到输出起到了缓存的作用。寄存器本身就是缓存的一种，因此寄存器(Register)也可以称为缓存器。在微型计算机系统的所有存储器中，寄存器的速度是最快的，大部分寄存器都包含在CPU中，使CPU的执行速度可以很快。Q3Q2Q1Q0QQDQQDQQDQQDA0A1A2A3CLR接收脉冲(CP)四