数字逻辑与数字系统ch3

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1、复习逻辑运算逻辑门(2)学习常用中规模集成模块(3)了解电路中的竞争和冒险现象本章重点(1)掌握分析和设计电路的基本方法。第三章组合逻辑电路加法器比较器译码器编码器选择器分配器与、或、非、与非、或非、与或非、异或、同或非门、与门、或门、与非门、或非门、异或门、同或门第三章组合逻辑电路第一节组合电路的分析和设计第二节算术逻辑运算及数值比较组件第三节译码器和编码器第四节数据选择器和数据分配器第五节奇偶检验电路第六节模块化设计概述第七节组合电路中的竞争与冒险第一节组合电路的分析和设计一、组合电路二、组合电路的分析三、组合电路的设计一、组合电路输入：

2、逻辑关系：Fi=fi(X1、X2、…、Xn)i=(1、2、…、m)特点：电路由逻辑门构成不含记忆元件输出无反馈到输入的回路输出与电路原来状态无关输出：X1、X2、…、XnF1、F2、…、Fm二、组合电路的分析分析已知逻辑电路功能步骤：输出函数表达式简化函数真值表已知组合电路描述电路功能例1：试分析图3-3所示逻辑电路的功能。因此该电路为少数服从多数电路，称表决电路。（1）逻辑表达式（2）真值表ABCF00000010010001111000101111011111真值表（3）判断：多数输入变量为1，输出F为1；多数输入变量为0，输出F为0例2

3、：试分析图3-4所示逻辑电路的功能。①表达式②真值表自然二进制码格雷码B3B2B1B0G3G2G1G000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000②真值表①表达式自然二进制码至格雷码的转换电路。③分析功能注意：利用此式时对码位序号大于（n-1）的位应按0处理，如本例码位的最大序号i=3，故B4应为0，才能得到正确的结果。推广到一般，将

4、n位自然二进制码转换成n位格雷码：Gi=Bi⊕Bi+1（i=0、1、2、…、n-1）自然二进制码至格雷码的转换二、组合电路的设计步骤：根据要求设计出实际逻辑电路确定输入、输出列出真值表写出表达式并简化画逻辑电路图形式变换根据设计所用芯片要求例３：半加器的设计(不考虑低位向本位的进位）（1）半加器真值（2）输出函数（3）逻辑图输入输出被加数A加数B和S进位C0000011010101101（4）逻辑符号将用“异或”门实现的半加器改为用“与非”门实现函数表达式变换形式：用“与非”门实现半加器逻辑图如图所示：全加器是实现例4：全加器的设计学生自己完

5、成逻辑电路全加器逻辑符号全加器真值表输入输出AiBiCiSiCi+10000000110010000111110000101111100111111一位二进制数一位二进制数低位来的进位相加和高位进位例5：试将8421BCD码转换成余3BCD码8421码余3码B3B2B1B0E3E2E1E0000000011100010100200100101300110110401000111501011000601101001701111010810001011910011100101010ΦΦΦΦ111011ΦΦΦΦ121100ΦΦΦΦ131101ΦΦΦ

6、Φ141110ΦΦΦΦ151111ΦΦΦΦ（2）卡诺图（1）真值表（2）卡诺图（3）表达式（4）电路图（3）表达式8421BCD码余3码第二节算术逻辑运算及数值比较组件一、加法器（一）加法器的功能与分类功能：实现N位二进制数相加按实现方法分类：串行进位加法器、超前进位加法器（1）串行进位加法器如图：用全加器实现4位二进制数相加。低位全加器进位输出高位全加器进位输入注意：CI0=0（2）超前进位加法器进位位直接由加数、被加数和最低位进位位CI0形成。（二）加法器的应用例6：试用四位加法器实现8421BCD码至余3BCD码的转换。加法器的逻辑符号

7、N位加法运算、代码转换、减法器、十进制加法解：余3码比8421码多3，因此：A3-A0：8421码加数被加数和低位进位进位B3-B0：0011（3）CI0：0输入A（a3a2a1a0）>B(b3b2b1b0)：输出（A>B）=1二、数值比较器（一）功能：能对两个相同位数的二进制数进行比较的器件。（1）逻辑符号：A：四位二进制数输入（3为高位）A>B、Ab、a

8、B）=1A（a3a2a1a0）=B(b3b2b1b0)：由控制输入决定（二）比较器的应用例1：八位二进制数比较例2：用比较器构成用8421BCD码表示的一位十进制数